JPS634733B2 - - Google Patents
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- JPS634733B2 JPS634733B2 JP7166381A JP7166381A JPS634733B2 JP S634733 B2 JPS634733 B2 JP S634733B2 JP 7166381 A JP7166381 A JP 7166381A JP 7166381 A JP7166381 A JP 7166381A JP S634733 B2 JPS634733 B2 JP S634733B2
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- signal
- circuit
- detection
- synchronization pattern
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 48
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/14—Relay systems
- H04B7/15—Active relay systems
- H04B7/204—Multiple access
- H04B7/212—Time-division multiple access [TDMA]
- H04B7/2125—Synchronisation
Description
【発明の詳細な説明】
本発明は時分割多重衛星回線のアクイジシヨン
方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an acquisition system for a time division multiplex satellite link.
従来、この種の時分割多重衛星回線（以後共通
線と称す）においてアクイジシヨンを開始する
時、基準バーストに２ビツト以内の誤りが生じて
も基準バースト検出完了として処理してきた。こ
のため衛星回線にランダム誤りが発生した場合、
実際に基準バーストでないデータを基準バースト
として誤認し、さらにこの基準バーストを基にし
て自バーストのアクイジシヨンを開始してしまう
ため他局のバーストに影響を与えるというような
欠点があつた。 Conventionally, when starting acquisition on this type of time-division multiplex satellite line (hereinafter referred to as a common line), even if an error of 2 bits or less occurs in the reference burst, it is treated as completion of reference burst detection. Therefore, if a random error occurs in the satellite line,
This system has drawbacks such as misrecognizing data that is not actually a reference burst as a reference burst and starting acquisition of its own burst based on this reference burst, thereby affecting bursts of other stations.
本発明は基準バーストを誤りなく完全に受信検
出後自バーストのアクイジシヨンを開始し、さら
に一度基準バーストを完全に受信後はこの基準バ
ーストに基いたタイミングでバースト検出回路に
ゲート信号を与えることにより基準バーストおよ
び信号バーストの誤認を防ぐようにしたアクイジ
シヨン方式を提供するものである。 The present invention starts the acquisition of the own burst after completely receiving and detecting the reference burst without error, and once the reference burst is completely received, the gate signal is given to the burst detection circuit at a timing based on this reference burst, so that the acquisition of the own burst is started. The present invention provides an acquisition method that prevents misidentification of bursts and signal bursts.
本発明によると複数の衛星地上局間を結ぶ一つ
の衛星伝送路を介して信号を伝送する時分割多重
衛星回線のアクイジシヨンにおいて、基準バース
トを全ビツト誤りなしで受信した後、自バースト
のアクイジシヨンを開始する手段と、この基準バ
ースト受信後２ビツト以内の誤りがバースト検出
同期パターン内に発生しても該バースト検出完了
として処理する手段と、この基準バースト検出に
より動作するバースト検出ゲート信号発生手段を
有することを特徴とする時分割多重衛星回線のア
クイジシヨン方式が得られる。 According to the present invention, in the acquisition of a time-division multiplex satellite line that transmits signals through a single satellite transmission path connecting multiple satellite ground stations, after a reference burst is received without any bit errors, the acquisition of the own burst is performed. means for starting the burst detection, means for processing the burst detection as complete even if an error within 2 bits occurs in the burst detection synchronization pattern after receiving the reference burst, and burst detection gate signal generation means operated by the detection of the reference burst. An acquisition system for a time-division multiplex satellite line is obtained, which is characterized by having the following characteristics.
すなわち、本発明の一実施例ではアクイジシヨ
ン開始時、基準バーストを完全に受信完了するま
でアクイジシヨンのための自バーストを送出させ
ず、一度基準バーストを完全に受信した後は基準
バーストの同期パターンに２ビツト以内の誤りが
あつても基準バースト検出として処理させるが、
最初に完全受信した基準バーストのタイミングを
基準として動作する共通線クロツク計数回路によ
り基準バーストの同期パターンが検出されるべき
位置の前後のみ開くゲート信号を用いてフレーム
の途中における基準バーストの誤検出を防いでい
る。また信号バーストについても同期パターンに
２ビツト以内の誤りを許しているが、アクイジシ
ヨン後は上記共通線クロツク計数回路により各信
号バーストの同期パターンが検出されるべき位置
の前後のみ開くゲート信号を用いてバーストの途
中における信号バーストの誤検出も防いでいる。 That is, in one embodiment of the present invention, at the start of acquisition, the own burst for acquisition is not transmitted until the reference burst is completely received, and once the reference burst is completely received, the synchronization pattern of the reference burst is changed to 2. Even if there is an error within a bit, it is treated as a reference burst detection, but
Misdetection of a reference burst in the middle of a frame is prevented by using a gate signal that opens only before and after the position where the synchronization pattern of the reference burst is to be detected by a common line clock counting circuit that operates based on the timing of the first completely received reference burst. Preventing. Regarding signal bursts, errors within 2 bits are allowed in the synchronization pattern, but after acquisition, the common line clock counting circuit uses a gate signal that opens only before and after the position where the synchronization pattern of each signal burst is to be detected. It also prevents false detection of signal bursts in the middle of bursts.
以下に図面を参照して本発明の実施例について
説明する。第１図は本発明の一実施例を示すブロ
ツク図である。受信データ入力端子１からの直列
信号が同期パターン検出用シフトレジスタ２およ
びエラー訂正回路３にそれぞれ供給され、この同
期パターン検出用シフトレジスタ２の並列出力信
号が基準バースト同期パターン比較回路４および
信号バースト同期パターン比較回路５に接続され
ている。基準バースト同期パターン比較回路４の
出力は一致ビツトを計数する計数回路６および７
に接続され、この計数回路７の出力は前記エラー
訂正回路３および論理積回路１３の一方の入力に
接続されている。この論理積回路１３の他の一方
の入力には前記エラー訂正回路３の出力が接続さ
れ、またこの論理積回路１３の出力はフリツプフ
ロツプ回路９に接続されている。さらにフリツプ
フロツプ回路９の出力と前記計数回路６の出力と
が、論理積回路１４を介してクロツク入力端子１
９からの共通線クロツク信号を計数する計数回路
１０および基準バースト検出ゲート用論理積回路
１５の一方の入力に接続されている。前記計数回
路１０の出力は基準バースト検出ゲート信号発生
回路１２および信号バースト検出ゲート信号発生
回路１１に供給され、この基準バースト検出ゲー
ト信号発生回路１２の出力は前記基準バースト検
出ゲート用論理積回路１５の他の一方の入力に接
続されている。さらにこの基準バースト検出ゲー
ト用論理積回路１５の出力信号が基準バースト検
出出力端子１７に供給されている。一方前記信号
バースト同期パターン比較回路５の出力は一致ビ
ツトを計数する計数回路８に接続され、この計数
回路８の出力と前記信号バースト検出ゲート信号
発生回路１１の出力とが信号バースト検出ゲート
用論理積回路１６を介して信号バースト検出出力
端子１８に供給されている。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. The serial signal from the reception data input terminal 1 is supplied to a synchronization pattern detection shift register 2 and an error correction circuit 3, and the parallel output signal of this synchronization pattern detection shift register 2 is supplied to a reference burst synchronization pattern comparison circuit 4 and a signal burst It is connected to the synchronization pattern comparison circuit 5. The output of the reference burst synchronization pattern comparison circuit 4 is sent to counting circuits 6 and 7 for counting matching bits.
The output of the counting circuit 7 is connected to one input of the error correction circuit 3 and the AND circuit 13. The output of the error correction circuit 3 is connected to the other input of the AND circuit 13, and the output of the AND circuit 13 is connected to the flip-flop circuit 9. Furthermore, the output of the flip-flop circuit 9 and the output of the counting circuit 6 are connected to the clock input terminal 1 via an AND circuit 14.
9 and an AND circuit 15 for a reference burst detection gate. The output of the counting circuit 10 is supplied to a reference burst detection gate signal generation circuit 12 and a signal burst detection gate signal generation circuit 11, and the output of this reference burst detection gate signal generation circuit 12 is supplied to the AND circuit 15 for the reference burst detection gate. is connected to the other input of the . Furthermore, the output signal of this reference burst detection gate AND circuit 15 is supplied to a reference burst detection output terminal 17. On the other hand, the output of the signal burst synchronization pattern comparison circuit 5 is connected to a counting circuit 8 that counts matching bits, and the output of this counting circuit 8 and the output of the signal burst detection gate signal generation circuit 11 are connected to the signal burst detection gate logic. The signal is supplied to a signal burst detection output terminal 18 via a product circuit 16.
第２図は共通線の信号形式を示している図で、
一つの基準バーストREFとｎ−１個の信号バー
ストSG1〜SGo-1とからなるフレームがくり返さ
れ、１フレーム時間Tfは１バースト時間Tbのｎ
倍となつている。各バースト内にはあらかじめき
められた位置にバースト検出同期パターンUSが
含まれ、このバースト検出同期パターンUSの内
容は基準バーストREFと信号バーストSG1〜
SGo-1とで異なつたパターンがあらかじめ決めら
れている。この同期パターンUSを検出すること
によりバーストを検出したとして処理される。ま
た１００は基準バースト検出ゲート信号波形、１
０１は信号バースト検出ゲート信号波形を示す。 Figure 2 shows the signal format of the common line.
A frame consisting of one reference burst REF and n-1 signal bursts SG 1 to SG o-1 is repeated, and one frame time T f is equal to n of one burst time Tb.
It has doubled. Each burst includes a burst detection synchronization pattern US at a predetermined position, and the contents of this burst detection synchronization pattern US are the reference burst REF and the signal burst SG 1 ~
Different patterns are predetermined for SG o-1 . By detecting this synchronization pattern US, it is processed that a burst has been detected. Further, 100 is a reference burst detection gate signal waveform, 1
01 indicates the signal burst detection gate signal waveform.
次に図面を参照してその動作を説明する。第１
図において受信データ入力端子１からの直列デー
タは同期パターン検出用シフトレジスタ２により
並列データに変換され、この並列データとあらか
じめ決められている同期パターンとが基準バース
ト同期パターン比較回路４および信号バースト同
期パターン比較回路５により１ビツトごとに比較
され、一致ビツトは計数回路６〜８で計数され
る。ここで同期パターンのビツト長さをｍビツト
とすると計数回路７はｍビツトすべて一致した時
“１”信号を出力し、この計数回路７の出力信号
によりエラー訂正回路３が起動される。このエラ
ー訂正回路３は訂正結果にエラーがない場合
“１”信号を出力する。したがつて基準バースト
がエラーなく完全に受信されるとフリツプフロツ
プ回路９がセツトされる。一方上記計数回路６は
同期パターンｍビツトのうちｍ−２ビツト以上一
致した場合“１”信号を出力するので論理積回路
１４の出力には一度基準バーストが完全に受信さ
れた後、基準バーストの同期パターンがｍ−２ビ
ツト以上一致検出されるごとに信号が現れる。ま
たこの論理積回路１４の出力信号により計数回路
１０が初期設定され、この計数回路１０は共通線
に同期したクロツクを計数している。基準バース
ト検出ゲート信号発生回路１２は前記計数回路１
０の計数値により動作し、第２図１００に示すよ
うに最初に基準バーストを完全に受信するまで
（ａ点）開き、その後は基準バーストの同期パタ
ーンを検出すべき位置の前後のみ開くように動作
するゲート信号を出力することにより基準バース
ト検出出力端子１７には実際の基準バーストを検
出した時のみ信号が出力される。アクイジシヨン
開始時自バーストの送出は上記基準バースト検出
出力端子１７に信号が現われてから行なわれる。
また信号バースト検出ゲート信号発生回路１１は
第２図１０１に示すように自バーストのアクイジ
シヨンが完了するまで開き（ｂ点）、その後は信
号バーストの同期パターンを検出すべき位置の前
後のみ開くように動作するゲート信号を出力する
（第２図の信号バースト検出ゲート信号１０１は
自バースト位置が信号バーストSIG2、アクイジ
シヨンがｂ点で完了したと仮定した場合の例を示
している）。さらに計数回路８は信号バーストの
同期パターンｍビツトのうちｍ−２ビツト以上一
致した時信号を出力するので信号バースト検出出
力端子１８には実際の信号バーストの同期パター
ンをｍ−２ビツト以上一致検出されるごとに出力
が現れることになる。 Next, its operation will be explained with reference to the drawings. 1st
In the figure, serial data from a reception data input terminal 1 is converted into parallel data by a synchronization pattern detection shift register 2, and this parallel data and a predetermined synchronization pattern are compared to a reference burst synchronization pattern comparison circuit 4 and a signal burst synchronization The pattern comparison circuit 5 compares bit by bit, and the matching bits are counted by counting circuits 6-8. Here, if the bit length of the synchronization pattern is m bits, the counting circuit 7 outputs a "1" signal when all m bits match, and the error correction circuit 3 is activated by the output signal of the counting circuit 7. This error correction circuit 3 outputs a "1" signal when there is no error in the correction result. Therefore, the flip-flop circuit 9 is set when the reference burst is completely received without error. On the other hand, the counting circuit 6 outputs a "1" signal when m-2 bits or more of the m bits of the synchronization pattern match, so the output of the AND circuit 14 shows the reference burst once the reference burst has been completely received. A signal appears every time a match of m-2 bits or more of synchronization patterns is detected. Further, a counting circuit 10 is initialized by the output signal of the AND circuit 14, and this counting circuit 10 counts clocks synchronized with the common line. The reference burst detection gate signal generation circuit 12 is connected to the counting circuit 1.
It operates with a count value of 0, and as shown in Fig. 2 100, it is first opened until the reference burst is completely received (point a), and then it is opened only before and after the position where the synchronization pattern of the reference burst is to be detected. By outputting an operating gate signal, a signal is output to the reference burst detection output terminal 17 only when an actual reference burst is detected. At the start of acquisition, the own burst is transmitted after a signal appears at the reference burst detection output terminal 17.
Further, as shown in FIG. 2 101, the signal burst detection gate signal generation circuit 11 is opened until the acquisition of the own burst is completed (point b), and thereafter is opened only before and after the position where the synchronization pattern of the signal burst is to be detected. An operating gate signal is output (the signal burst detection gate signal 101 in FIG. 2 shows an example assuming that the own burst position is the signal burst SIG 2 and acquisition is completed at point b). Furthermore, since the counting circuit 8 outputs a signal when m-2 bits or more of the m bits of the synchronization pattern of the signal burst match, the signal burst detection output terminal 18 outputs a signal when the synchronization pattern of the actual signal burst is detected to match more than m-2 bits. The output will appear each time the command is executed.
本発明は以上説明したように、アクイジシヨン
開始時、まず基準バーストを完全に検出した後、
自バーストを送出してアクイジシヨンをとり、ア
クイジシヨン完了後各信号バーストの同期パター
ン検出位置の前後のみゲートを開いて信号バース
ト検出信号を出力し、また一度基準バーストを完
全に受信検出後基準バーストの同期パターン検出
位置の前後のみゲートを開いて基準バースト検出
信号を出力することにより衛星回線のエラーのた
めに生じる基準バーストおよび信号バーストの誤
検出を最小限に抑える効果がある。 As explained above, in the present invention, at the start of acquisition, after the reference burst is completely detected,
Acquisition is performed by transmitting the own burst, and after the acquisition is completed, the gates are opened only before and after the synchronization pattern detection position of each signal burst to output the signal burst detection signal, and once the reference burst is completely received and detected, the reference burst is synchronized. Opening the gates only before and after the pattern detection position and outputting the reference burst detection signal has the effect of minimizing erroneous detection of reference bursts and signal bursts caused by errors in the satellite line.
第１図は本発明の一実施例を示すブロツク図、
第２図は共通線の信号形式および基準バースト検
出ゲート信号、信号バースト検出ゲート信号の例
を示す図である。
１……受信データ入力端子、２……同期パター
ン検出用シフトレジスタ、３……エラー訂正回
路、４……基準バースト同期パターン比較回路、
５……信号バースト同期パターン比較回路、６…
…計数回路、７……計数回路、８……計数回路、
９……フリツプフロツプ回路、１０……計数回
路、１１……信号バースト検出ゲート信号発生回
路、１２……基準バースト検出ゲート信号発生回
路、１３……論理積回路、１４……論理積回路、
１５……論理積回路、１６……論理積回路、１７
……基準バースト検出出力端子、１８……信号バ
ースト検出出力端子、１９……共通線クロツク入
力端子。
FIG. 1 is a block diagram showing one embodiment of the present invention;
FIG. 2 is a diagram showing an example of the signal format of the common line, the reference burst detection gate signal, and the signal burst detection gate signal. 1...Reception data input terminal, 2...Shift register for synchronization pattern detection, 3...Error correction circuit, 4...Reference burst synchronization pattern comparison circuit,
5... Signal burst synchronization pattern comparison circuit, 6...
...Counting circuit, 7...Counting circuit, 8...Counting circuit,
9... Flip-flop circuit, 10... Counting circuit, 11... Signal burst detection gate signal generation circuit, 12... Reference burst detection gate signal generation circuit, 13... AND circuit, 14... AND circuit,
15...AND circuit, 16...AND circuit, 17
... Reference burst detection output terminal, 18 ... Signal burst detection output terminal, 19 ... Common line clock input terminal.
Claims (1)
を介して信号を伝送する時分割多重衛星回線のア
クイジシヨンにおいて、基準バーストを全ビツト
誤りなしで受信した後、自バーストのアクイジシ
ヨンを開始する手段と、この基準バースト受信後
２ビツト以内の誤りがバースト検出同期パターン
内に発生しても該バースト検出完了として処理す
る手段と、この基準バースト検出により動作する
バースト検出ゲート信号発生手段を有することを
特徴とする時分割多重衛星回線のアクイジシヨン
方式。1. In the acquisition of a time-division multiplex satellite line that transmits signals via one satellite transmission path connecting multiple satellite ground stations, a means for starting the acquisition of the own burst after receiving a reference burst without any bit errors. and a means for processing the burst detection as completed even if an error within 2 bits occurs in the burst detection synchronization pattern after receiving the reference burst, and a burst detection gate signal generation means operated by the reference burst detection. This is a time-division multiplex satellite link acquisition method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166381A JPS57185736A (en) | 1981-05-12 | 1981-05-12 | Acquisition system for time division multiplex satellite line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166381A JPS57185736A (en) | 1981-05-12 | 1981-05-12 | Acquisition system for time division multiplex satellite line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185736A JPS57185736A (en) | 1982-11-16 |
| JPS634733B2 true JPS634733B2 (en) | 1988-01-30 |
Family
ID=13467063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7166381A Granted JPS57185736A (en) | 1981-05-12 | 1981-05-12 | Acquisition system for time division multiplex satellite line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185736A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236U (en) * | 1989-05-25 | 1991-01-07 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112748689B (en) * | 2020-12-30 | 2022-01-04 | 南京天际易达通信技术有限公司 | Burst signal automatic acquisition system |
-
1981
- 1981-05-12 JP JP7166381A patent/JPS57185736A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236U (en) * | 1989-05-25 | 1991-01-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185736A (en) | 1982-11-16 |
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