JPS6346461B2 - - Google Patents
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- Publication number
- JPS6346461B2 JPS6346461B2 JP55101533A JP10153380A JPS6346461B2 JP S6346461 B2 JPS6346461 B2 JP S6346461B2 JP 55101533 A JP55101533 A JP 55101533A JP 10153380 A JP10153380 A JP 10153380A JP S6346461 B2 JPS6346461 B2 JP S6346461B2
- Authority
- JP
- Japan
- Prior art keywords
- clear
- address
- memory
- data
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はメモリ容量検出方式、特に書込み可能
な１つ又は複数のメモリ・カードを適宜挿入可能
に実装されるメモリ装置の容量を検出するメモリ
容量検出方式において、システム電源投入時に予
め設けられているクリア・ルーチンによるクリア
処理と並行してメモリ容量の検出処理を行い、メ
モリ容量の誤つた判定に基づく２次的障害の発生
を未然に防止するようにしたメモリ容量検出方式
に関するものである。
な１つ又は複数のメモリ・カードを適宜挿入可能
に実装されるメモリ装置の容量を検出するメモリ
容量検出方式において、システム電源投入時に予
め設けられているクリア・ルーチンによるクリア
処理と並行してメモリ容量の検出処理を行い、メ
モリ容量の誤つた判定に基づく２次的障害の発生
を未然に防止するようにしたメモリ容量検出方式
に関するものである。
一般にデータ処理システムにおいて、システム
動作中にメモリ容量データを参照してデータ処理
が行われる。この場合、上記メモリ容量データ
は、通常、オペレータに対する問い合わせ後のオ
ペレータによるメモリ容量指定操作により与えら
れるか又はメモリ容量データが設定・保持された
設定盤からの通知により与えられるが、オペレー
タによる指定ミスや設定盤の設定ミスがあると、
誤つたメモリ容量データに基づいて非所望なデー
タ処理が行われることになり、２次的障害が発生
する。
動作中にメモリ容量データを参照してデータ処理
が行われる。この場合、上記メモリ容量データ
は、通常、オペレータに対する問い合わせ後のオ
ペレータによるメモリ容量指定操作により与えら
れるか又はメモリ容量データが設定・保持された
設定盤からの通知により与えられるが、オペレー
タによる指定ミスや設定盤の設定ミスがあると、
誤つたメモリ容量データに基づいて非所望なデー
タ処理が行われることになり、２次的障害が発生
する。
本発明は上記の点を解決することを目的とし、
データ処理システムの内でもメモリ・カードの増
設が比較的容易に実現できメモリ容量の増加を自
由に行うことができるメモリ装置を備えたデータ
処理システムにおいて、上記の如き誤りデータの
発生を防止することが特に望まれていることを考
慮し、この種のデータ処理システムにおいて正確
なメモリ容量データを得るようにすることにより
結果的に該データに基づくデータ処理が良好に行
われるようにすることを目的としている。
データ処理システムの内でもメモリ・カードの増
設が比較的容易に実現できメモリ容量の増加を自
由に行うことができるメモリ装置を備えたデータ
処理システムにおいて、上記の如き誤りデータの
発生を防止することが特に望まれていることを考
慮し、この種のデータ処理システムにおいて正確
なメモリ容量データを得るようにすることにより
結果的に該データに基づくデータ処理が良好に行
われるようにすることを目的としている。
そしてそのため本発明のメモリ容量検出方式
は、中央処理装置と、１つ又は複数のメモリ・カ
ードが実装されているメモリ装置とを具備し、且
つ電源投入時にクリア・ルーチンが上記中央処理
装置により実行されるように構成された計算機シ
ステムにおいて、上記中央処理装置は、電源投入
時に上記クリア・ルーチンを実行することによ
り、クリア・アドレスを初期値に設定した後、ク
リア・アドレスにクリア・データの書込みを指令
し、メモリ装置側からのクリア終了信号があつた
場合にはクリア・アドレスを単位量だけ更新して
更新クリア・アドレスにクリア・データの書込み
を指令し、クリア終了信号がなかつた時には当該
時点のクリア・アドレスがメモリ・カードの実装
単位で定まる値であるか否かを調べ、肯定の場合
には当該クリア・アドレスをメモリの固定番地に
格納する処理を行うことを特徴とするものであ
る。以下、本発明を図面を参照しつつ説明する。
は、中央処理装置と、１つ又は複数のメモリ・カ
ードが実装されているメモリ装置とを具備し、且
つ電源投入時にクリア・ルーチンが上記中央処理
装置により実行されるように構成された計算機シ
ステムにおいて、上記中央処理装置は、電源投入
時に上記クリア・ルーチンを実行することによ
り、クリア・アドレスを初期値に設定した後、ク
リア・アドレスにクリア・データの書込みを指令
し、メモリ装置側からのクリア終了信号があつた
場合にはクリア・アドレスを単位量だけ更新して
更新クリア・アドレスにクリア・データの書込み
を指令し、クリア終了信号がなかつた時には当該
時点のクリア・アドレスがメモリ・カードの実装
単位で定まる値であるか否かを調べ、肯定の場合
には当該クリア・アドレスをメモリの固定番地に
格納する処理を行うことを特徴とするものであ
る。以下、本発明を図面を参照しつつ説明する。
第１図は本発明のメモリ容量検出方式の処理動
作を説明するフローチヤート、第２図は本発明が
適用されるデータ処理システムの一実施例構成を
示すブロツク図、第３図は該システムにおけるメ
モリ装置のアドレス空間構成を示す図である。
作を説明するフローチヤート、第２図は本発明が
適用されるデータ処理システムの一実施例構成を
示すブロツク図、第３図は該システムにおけるメ
モリ装置のアドレス空間構成を示す図である。
第２図及び第３図において、１はメモリ装置、
２はクリア・ルーチン格納ブロツク、３―１ない
し３―ｎはメモリ・カード、４はメモリ制御装
置、CPUは中央処理装置をそれぞれ示している。
２はクリア・ルーチン格納ブロツク、３―１ない
し３―ｎはメモリ・カード、４はメモリ制御装
置、CPUは中央処理装置をそれぞれ示している。
メモリ装置１は、RAMなどで構成された複数
のメモリ・カード３―１ないし３―ｎを有してい
る。メモリ・カード３―１ないし３―ｎは、同一
容量のものである。また、メモリ・カードは挿入
取外しが自在である。各メモリ・カード３―１，
３―２，…３―ｎには固有のアドレス領域が割当
てられている。各メモリ・カード３―１，３―
２，…，３―ｎは中央処理装置CPUからメモリ
制御回路４を介して送られて来たアドレス情報が
自己に割当られているアドレス領域に属している
か否かを調べ、否の場合にはそのアドレス情報を
次のメモリ・カードに送る。また、中央処理装置
CPUからのアドレス情報が自己のアドレス領域
に属しており且つ中央処理装置CPUからメモリ
制御回路４を介して送られてきた指令がクリア指
令である場合には、クリア終了後にクリア終了信
号を返送する。このクリア終了信号はメモリ制御
回路４を介して中央処理装置に送られる。クリ
ア・ルーチン格納部２はROM（図示せず）等か
ら構成されている。メモリ制御装置４は、中央処
理装置CPUとメモリ装置１間におけるデータや
各種情報の仲介を行うものと考えて良い。電源投
入がなされると、クリア・ルーチン・プログラム
に基づくメモリ・クリア処理が実行される。
のメモリ・カード３―１ないし３―ｎを有してい
る。メモリ・カード３―１ないし３―ｎは、同一
容量のものである。また、メモリ・カードは挿入
取外しが自在である。各メモリ・カード３―１，
３―２，…３―ｎには固有のアドレス領域が割当
てられている。各メモリ・カード３―１，３―
２，…，３―ｎは中央処理装置CPUからメモリ
制御回路４を介して送られて来たアドレス情報が
自己に割当られているアドレス領域に属している
か否かを調べ、否の場合にはそのアドレス情報を
次のメモリ・カードに送る。また、中央処理装置
CPUからのアドレス情報が自己のアドレス領域
に属しており且つ中央処理装置CPUからメモリ
制御回路４を介して送られてきた指令がクリア指
令である場合には、クリア終了後にクリア終了信
号を返送する。このクリア終了信号はメモリ制御
回路４を介して中央処理装置に送られる。クリ
ア・ルーチン格納部２はROM（図示せず）等か
ら構成されている。メモリ制御装置４は、中央処
理装置CPUとメモリ装置１間におけるデータや
各種情報の仲介を行うものと考えて良い。電源投
入がなされると、クリア・ルーチン・プログラム
に基づくメモリ・クリア処理が実行される。
メモリ・クリア処理が開始されると、クリア・
アドレスが初期値Ａにリセツトされる。Ａはクリ
ア・ルーチン・プログラムに割当られているアド
レス領域の最終アドレスの次のアドレス（メモ
リ・カード３―１に割当られているアドレス領域
の先頭番地）である。中央処理装置CPUは、ク
リア・アドレスを初期値Ａに設定した後、メモ
リ・カード３―１の先頭番地Ａを指定して“０”
データの書込みを指示し、該書込みが終了した旨
を示すクリア終了信号（書込み応答）を受け取る
と、クリア・アドレスの更新を行い、今度は更新
されたクリア・アドレスを指定して“０”データ
の書込みを指示し、該書込みが終了した旨を示す
クリア終了信号（書込み応答）を受け取ると、ク
リア・アドレスの更新を行う。このような処理を
繰り返すことによりメモリ・カード３―１につい
てのクリア処理が終了すると、引続きメモリ・カ
ード３―２に対するクリア処理が同様に行われ、
最後にメモリ・カード３―ｎに対するクリア処理
が行われる。この間における上記の如きクリア処
理は第１図における書込み処理ステツプ５、クリ
ア終了信号判定ステツプ６およびアドレス更新処
理ステツプ７からなる閉ループに対応している。
なお、上記クリア終了信号判定ステツプ６は上記
のクリア終了信号が送られてきたか否かに基づい
て後続するアドレス更新処理を行うか否かを判断
する処理と考えて良く、上記の如くクリア終了信
号が送られて来たときはアドレス更新処理が行わ
れ、クリア終了信号が送られて来ないとアドレス
更新処理が終了しクリア処理が終了する。
アドレスが初期値Ａにリセツトされる。Ａはクリ
ア・ルーチン・プログラムに割当られているアド
レス領域の最終アドレスの次のアドレス（メモ
リ・カード３―１に割当られているアドレス領域
の先頭番地）である。中央処理装置CPUは、ク
リア・アドレスを初期値Ａに設定した後、メモ
リ・カード３―１の先頭番地Ａを指定して“０”
データの書込みを指示し、該書込みが終了した旨
を示すクリア終了信号（書込み応答）を受け取る
と、クリア・アドレスの更新を行い、今度は更新
されたクリア・アドレスを指定して“０”データ
の書込みを指示し、該書込みが終了した旨を示す
クリア終了信号（書込み応答）を受け取ると、ク
リア・アドレスの更新を行う。このような処理を
繰り返すことによりメモリ・カード３―１につい
てのクリア処理が終了すると、引続きメモリ・カ
ード３―２に対するクリア処理が同様に行われ、
最後にメモリ・カード３―ｎに対するクリア処理
が行われる。この間における上記の如きクリア処
理は第１図における書込み処理ステツプ５、クリ
ア終了信号判定ステツプ６およびアドレス更新処
理ステツプ７からなる閉ループに対応している。
なお、上記クリア終了信号判定ステツプ６は上記
のクリア終了信号が送られてきたか否かに基づい
て後続するアドレス更新処理を行うか否かを判断
する処理と考えて良く、上記の如くクリア終了信
号が送られて来たときはアドレス更新処理が行わ
れ、クリア終了信号が送られて来ないとアドレス
更新処理が終了しクリア処理が終了する。
最終段のメモリ・カード３―ｎに対するクリア
処理が終了し、該メモリ・カード３―ｎにおける
最終番地に対応するクリア・アドレスをアドレス
更新した結果の更新クリア・アドレス情報に基づ
いてメモリ装置１がアクセスされると、当該更新
クリア・アドレスがメモリ・カード３―１，３―
２，…３―ｎの何れにも属さないため上記の如き
クリア終了信号が送られて来なくなり（即ち、書
込み指示に対する応答がない）、この状態が検出
されてアドレス更新処理が行われなくなる。そし
て、第１図の判定ステツプ８において、クリア終
了信号がなかつた時のクリア・アドレスが実装単
位のアドレスか否かが調べられる。Yesの場合に
は固定番地に実装容量データが格納され、Noの
場合には判定失敗とされる。メモリ・カードとし
て、例えば1Kの容量のものを使用すると定めら
れていると仮定する。２枚のメモリ・カード３―
１と３―２が使用され、また、説明を簡単にする
ためにメモリ・カード３―１の先頭番地が０番地
であると仮定すると、メモリ・カード３―１には
０番地ないし1023番地が割当られ、メモリ・カー
ド３―２には1024番地ないし2027番地が割当られ
る。異常がなければ2027番地を指定してクリアを
指示した場合にはクリア終了信号が返送され、
2028番地を指定してクリアを指示した場合にはク
リア終了信号は返送されない。このような場合に
は、2Kであることを示す実装容量データが固定
番地に格納される。異常が存在するよう状態の下
では、例えば200番地を指定してクリア指示を行
つたときにクリア終了信号が返送されて来ない場
合もあり得る。このようなときは判定失敗とされ
る。
処理が終了し、該メモリ・カード３―ｎにおける
最終番地に対応するクリア・アドレスをアドレス
更新した結果の更新クリア・アドレス情報に基づ
いてメモリ装置１がアクセスされると、当該更新
クリア・アドレスがメモリ・カード３―１，３―
２，…３―ｎの何れにも属さないため上記の如き
クリア終了信号が送られて来なくなり（即ち、書
込み指示に対する応答がない）、この状態が検出
されてアドレス更新処理が行われなくなる。そし
て、第１図の判定ステツプ８において、クリア終
了信号がなかつた時のクリア・アドレスが実装単
位のアドレスか否かが調べられる。Yesの場合に
は固定番地に実装容量データが格納され、Noの
場合には判定失敗とされる。メモリ・カードとし
て、例えば1Kの容量のものを使用すると定めら
れていると仮定する。２枚のメモリ・カード３―
１と３―２が使用され、また、説明を簡単にする
ためにメモリ・カード３―１の先頭番地が０番地
であると仮定すると、メモリ・カード３―１には
０番地ないし1023番地が割当られ、メモリ・カー
ド３―２には1024番地ないし2027番地が割当られ
る。異常がなければ2027番地を指定してクリアを
指示した場合にはクリア終了信号が返送され、
2028番地を指定してクリアを指示した場合にはク
リア終了信号は返送されない。このような場合に
は、2Kであることを示す実装容量データが固定
番地に格納される。異常が存在するよう状態の下
では、例えば200番地を指定してクリア指示を行
つたときにクリア終了信号が返送されて来ない場
合もあり得る。このようなときは判定失敗とされ
る。
以上の説明から明らかなように、本発明はクリ
ア・ルーチンによるメモリ・クリア処理を利用し
てメモリ実装容量を自動的に検出できるようにし
たため、メモリ容量を正確かつ簡単に検出するこ
とができ、いわゆる２次的障害の発生を未然に防
止することが可能となり、特にメモリ容量を比較
的容易に増加し得るデータ処理システムに好適な
ものとなる。
ア・ルーチンによるメモリ・クリア処理を利用し
てメモリ実装容量を自動的に検出できるようにし
たため、メモリ容量を正確かつ簡単に検出するこ
とができ、いわゆる２次的障害の発生を未然に防
止することが可能となり、特にメモリ容量を比較
的容易に増加し得るデータ処理システムに好適な
ものとなる。
第１図は本発明のメモリ容量検出方式の処理動
作を説明するフローチヤート、第２図は本発明が
適用されるデータ処理システムの一実施例構成を
示すブロツク図、第３図は該システムにおけるメ
モリ装置のアドレス空間構成を示す図である。 １……メモリ装置、２……クリア・ルーチン格
納部、３―１ないし３―ｎ……メモリ・カード、
６……クリア終了信号の有無を判定する判定ステ
ツプ、９……最終クリア・アドレス情報を格納す
る処理ステツプ。
作を説明するフローチヤート、第２図は本発明が
適用されるデータ処理システムの一実施例構成を
示すブロツク図、第３図は該システムにおけるメ
モリ装置のアドレス空間構成を示す図である。 １……メモリ装置、２……クリア・ルーチン格
納部、３―１ないし３―ｎ……メモリ・カード、
６……クリア終了信号の有無を判定する判定ステ
ツプ、９……最終クリア・アドレス情報を格納す
る処理ステツプ。
Claims (1)
- １ 中央処理装置と、１つ又は複数のメモリ・カ
ードが実装されているメモリ装置とを具備し、且
つ電源投入時にクリア・ルーチンが上記中央処理
装置により実行されるように構成された計算機シ
ステムにおいて、上記中央処理装置は、電源投入
時に上記クリア・ルーチンを実行することによ
り、クリア・アドレスを初期値に設定した後、ク
リア・アドレスにクリア・データの書込みを指令
し、メモリ装置側からのクリア終了信号があつた
場合にはクリア・アドレスを単位量だけ更新して
更新クリア・アドレスにクリア・データの書込み
を指令し、クリア終了信号がなかつた時には当該
時点のクリア・アドレスがメモリ・カードの実装
単位で定まる値であるか否かを調べ、肯定の場合
には当該クリア・アドレスをメモリの固定番地に
格納する処理を行うことを特徴とするメモリ容量
検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153380A JPS5727500A (en) | 1980-07-24 | 1980-07-24 | Memory capacity detecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153380A JPS5727500A (en) | 1980-07-24 | 1980-07-24 | Memory capacity detecting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727500A JPS5727500A (en) | 1982-02-13 |
| JPS6346461B2 true JPS6346461B2 (ja) | 1988-09-14 |
Family
ID=14303081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153380A Granted JPS5727500A (en) | 1980-07-24 | 1980-07-24 | Memory capacity detecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5727500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0211157U (ja) * | 1988-06-30 | 1990-01-24 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121580A (ja) * | 1984-07-03 | 1986-01-30 | Fujitsu Ltd | 帳票読取制御方式 |
| JPS63143689A (ja) * | 1986-12-06 | 1988-06-15 | Tokyo Electric Co Ltd | メモリカ−ドの容量検出装置 |
-
1980
- 1980-07-24 JP JP10153380A patent/JPS5727500A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0211157U (ja) * | 1988-06-30 | 1990-01-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727500A (en) | 1982-02-13 |
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