JPS634490A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はメモリセル部と周辺回路部とで構成される記憶
装置に関し、特に、記憶装置の製造上の欠陥を調査する
時に使用されるものである。

（従来の技術） 従来のメモリセル部と周辺回路部とから構成さｎている
記憶装置はメモリセル部と周辺回路部の電源は共通にな
っていた。そのため次に示すような不具合が生じていた
。

即ち、プロセス上の欠陥によるリーク電流を測定する場
合に、メモリセル部に発生しているのか、あるいは周辺
回路部に発生しているのか電源が共通になっていたため
調査するのが困難であった。

第３図は従来のＮＭＯＳスタティックＲＡＭのＶＲｆｊ
ｌメモリセル部を示し、ＣＭＯ８ＦＥＴ　１〜４と抵抗
ＲＪ。

Ｒ２より構成さＲ１近年省力化を促進するため抵抗Ｒ１
，Ｒ２の値を大きくしている。ところが、製造工程にお
いて微少な欠陥が生じるとそこからリーク電流ＩＬが発
生し、メモリセルに保持した″ｌルベルが減少し、結果
的にはフリップフロップが反転してデータが化けてしま
う時がある。この様な不良を調査する際、通常データを
書き込み、ワード緑５をオフ　（ＯＦＦ）にして、スタ
ンドパイ状態にし、ある任意の時間放置（ｄａｔａ　ｈ
ｏｌｄ）　シｆｃ後、そのメモリセルのデータを読んで
データが化けていないかどうかを調べる。ところがプロ
セスの技術が発達するにつｎて欠陥の具合もかなり微小
なものとなり、上記調査する時の放６時間を長くしない
といけなくなってきた。

こｎもはいずｎも第３図において、 ＣＶ−）−１，−ｔ（ＩＬ−ｔ　　　　　　　　　　　
・・・・・・１ｌｌ（Ｃはメモリセル容量、■はピッ）
　（Ｂｉｔ）　＠から供給する電圧） を満たした時にデータが化けて不良になるもので、上記
のように時間が長くかかるような場合はｉｌ１式の電圧
Ｖを極力小さくする事で′ｉＩＬ流ＩＲを極力小さくす
る事により短かい時間で不良モードを調査することが可
能になる。ところが従来の技術ではメモリセル部と周辺
回路部の電源が共通であったため、電流ＩＲを極力小さ
くする事が不可能であるため、上述したような不良モー
ドを調査するのに多大な時間を費やしてしまう欠点があ
った。

第４図は従来のＣＭＯ８型メモリセル部を示し、０ＭＯ
８ＦＥＴ　６〜１１より構成さ扛、この場合にもメモリ
セル部と周辺回路部の電源が共通であったため、電流１
．が極力小さくすることが不可症であるため、リーク電
流ＩＬの発生による不良モードを調査するのに多大な時
間を費やしてしまう欠点があった。

（発明が解決しようとする問題点） 本発明は、と記従来の技術がメモリセル部と周辺回路部
の電源を共通にしていた点に鑑みてなさｎたもので、メ
モリセル部を周辺回路部の電源から切シ離すことができ
るようにし、メモリセル部と周辺回路部を独立にするこ
とによってそｎぞｎの発生する不良の調査を容易に行え
るようにした記憶装Ｗｔを提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するため、メモリセル部及び周辺回路部
よυなる記憶装置において、メモリセル部と電源との間
にメモリセル部に供給する低流を制御する回路を設けた
ものである。

（作用） 上記手段のように、メモリセル部に供給さ几る′１！流
を制御する回路を設けることにより、通常動作時にはメ
モリセル部と周辺回路部の電源を共通して通常動作を可
能にし、−方、必要に応じてメモリセル部を周辺回路部
の電源から切９離して、メモリ部と周辺回路部の電源を
独立にしたものである。

（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。

即ち、第１図は本発明の一実施例を示し、メモリセル部
２１と周辺回路部２２によりなる記憶装置において、メ
モリセル部２ノと電源２３との間には第１のＭＯＳ　Ｆ
ＥＴ　２４が接続さｎｌこの第１のＭＯＳ　ＦＥＴ　Ｚ
　４のダートと接地（ＧＮＤ）との間には第２のＭＯＳ
　ＦＥＴ　２５が接続される。この第２のＭＯＳＦＥＴ
　２５のダートには電源制御信号φｌが加えらｎる。前
記第１のＭＯＳ　ＦＥＴ　２４のゲートと′電源２３と
の間には抵抗２６が接続される。前記第１のＭＯＳ　Ｆ
ＥＴ　２４はメモリセル部２ノに供給される電流を制御
するためのトランジスタであシ、メモリセル部２１で消
費される電流が例えば数μＡ寸１０μ八等の極微少であ
るため、第１のＭＯＳ　ＦＥＴ　２４は大きな寸法にす
る必要がない。また、第２の、ｆｆ１Ｓ　ＦＥＴ　２５
と抵抗２６は第１　ノＭＯ８ＦＥＴ　２４を制御するた
めのインバータ回路であシ、抵抗２６はインバータ回路
を流ｎる電流を極力抑えるため十分大きくする必要があ
る。この時の第２の、’ｒＩＯ８ＦＥＴ　２５も第１の
ＭＯＳ　ＦＥＴ　２４　ＣＤ！　−）に充電さｎている
電荷を放電するためのものであり、小さ々寸法で十分で
ある。

即ち、不良調査を実施する場合、電源制御信号φｌを”
Ｈ″レベルすると、第２のＭＯＳ　Ｆ’ＥＴ　２５がオ
ンするため、第１のＭＯＳ　ＦＥＴ　２４はオフし、メ
モリセル部２ノは電源２３から切υ離される。

−方、通常の記憶装置として使用する場合には電源制御
信号φｌｋ強制的に′Ｌ”レベルにするか、あるいはオ
ープン状、聾でも第２のＭＯＳ　ＦＥＴ　２５はオフす
るため、第１のＭＯＳ　ＦＥＴ　２４はオン状態となシ
、メモリセル部２１は電源２３と接続さｎ１メモリセル
部２１と周辺回＃！！部２２とはｄ源２３が共通となる
。

以上のように、メモリセル部２１の製造上の欠陥による
リーク電流を確認する際、メモリセルにデータを曹き込
み、ワード線をオフし、ある任意の時間放置し、その後
ガータを読み出し、データが化けていないかどうか確認
するのが通則であるが、この場合、リーク電流が微少値
であると、多大な時間放置しないと十分な不良調査がで
きないことがあるが、本芙施例を使用すると、データを
一旦曹き込み、メモリセル部２１と電源２３を遮断する
と、上記ｉｌ１式のうち、ＩＲ−ｔがなくなるため、上
記（１）式は （ｖ＝ＩＬ−ｔ　　　　　　　・・・・・・（２）とな
り、従来より短かい時間で不良調査が可能となる。

又、メモリセル部２１と電源２３を切った状態での消費
電力を測定し、かつメモリセル部２ノと電源２３を辺伏
した状態での消費電流を測定することで、不良箇所の所
在も確認することが可能となる。

尚、以上の副食を、ウェハ状態では制御用のパッドを設
けることで可能であり、又、入力信号の組合わせで電源
制御信号φ１を作ｎば、プラスチ、クモールドされた状
態でも上記のような調査が可能である。

第２図は本発明の他の実施例を示し、第１図と同一部分
は同一符号を付してその説明を省略する。

即ち、第１のＭａｓ　ＦＥＴ　２４とメモリセル部２１
との接続点にはダイオード２７のカソードが接続さｎｌ
このダイオード２７のアノードには入力端子２８が接続
される。

すなわち、メモリセル部２１の電源を、周辺回路部２２
の電源２３あるいは入力端子２８から供給できるように
したものである。

したがって、不良調査を実施する場合、メモリセル部２
１と電源２３が切り離されると、メモリセル部２１の電
源は入力端子２８から供給さｎ１周辺回路部２２の電源
を固定したまま入力端子２８の電源を可変することで、
不良調査咎を実施することが可能となる。

また、通常の記憶装置として使用する場合には入力端子
２８へ悪影響を及ぼさないようにダイオード２７を接続
し、メモリセル部２１の１ｄ源が周辺回路部２２と同一
の場合にはオフするよりにしである。

、更に、入力端子２８に印加する電圧を可変することに
よって、具体的には入力端子２８に印加する電圧を小さ
くすることで、不良調査に要する時間を短縮することが
可能となる。また、周辺回路部２２及びメモリセル部２
１そｎぞｎが消費電流を電源あるいは入力端子２８の電
圧を可変した状態で測定し比較することによって不良調
査を容易にできるようになる。

［発明の効果］ 以上述べたように本発明にｚｎば、メモリセル部及び周
辺回路部：す々る記憶装はにおいて、メモリセル部と電
源との間にメモリセル部に供給する電流を制御する回路
を設けることによシ、メモリセル部を周辺回路部の電源
から切り離すことができるようにし、メモリセル部と周
辺回路部を独立にすることによってそｎぞｎの光生する
不良の調査を容易に行なうことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施ｇＡｊを示す溝底説明図、第２
図は本発明の他の実施例を示す構成説明図、第３図はＥ
／Ｒ盤メモリセル部の一例を示す回路図、第４図はＣＭ
Ｏ８型メモツメモリセル例を示す回路図である。 ２１・・・メモリセル部、２２・・・周辺回路部、２３
・・・電源、２４．２５・・・ＭＯＳ　ＦＥＴ　、　　
、ｌ）　６・・・抵抗。 出願人代理人　　弁理士　鈴　江　武　彦第１図

Claims (1)

【特許請求の範囲】
1. メモリセル部及び周辺回路部よりなる記憶装置において
   、メモリセル部と電源との間に設けられメモリセル部に
   供給される電流を制御する回路とを具備することを特徴
   とする記憶装置。