JPS6343927B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、フエイルセイフな計数装置、さら
に詳しくは、構成する回路の故障により安全側に
故障する計数装置に関する。

例えば、列車運行管理に関して、ある閉塞区間
の信号保安を確保するため、当該閉塞区間に進入
した列車の車軸数と当該閉塞区間から進出した列
車の車軸数とを照合して、当該閉塞区間における
列車の有無を検知する列車検知装置が用いられ
る。

この列車検知装置は二つの車軸計数器、すなわ
ち、進入列車の車軸を計数する計数器と進出列車
の車軸を計数する計数器及び両計数器の計数値を
照合する照合器から構成されるが、列車検知装置
が故障したとき当該閉塞区間について安全側に制
御するフエイルセイフ性を保障するためには、単
に各構成要素の故障モードが非対称故障モードを
示すのみでは足りず、前記進入列車車軸計数器に
ついては故障したときはその計数値が当該閉塞区
間への実際の進入車軸数よりも多くなる側（計数
値の進む側）に故障し、前記進出列車車軸計数器
については、故障したときはその計数値が当該閉
塞区間からの実際の進出車軸数よりも少なくなる
側（計数値の進まない側）に故障することが必要
である。

この発明は、上記二つの車軸計数器のうち、進
出列車車軸計数器に使用可能な計数装置に関連す
る。

［解決しようとする技術課題］ 計数装置に計数値出力をパラレルに出力させる
場合は、計数値を各ビツトごとに出力させる記憶
回路群からなる記憶装置が必要である。従つて、
上述のように、計数装置が故障した場合に、その
出力値が特定の側（計数値が進まない側）に偏向
されるには、計数装置の構成要素たる記憶装置
も、同様の非対称故障モードを示すものでなけれ
ばならない。

従来の計数装置はこれを構成する記憶装置も含
めて、IC（集積回路）素子やＣ―MOSやTTLに
よるデイスクリートなゲート、あるいは、フリツ
プフロツプ等によつて構成されており、出力信号
が故障で論理値“１”にも“０”にも誤り（対称
誤りの出力特性と呼ばれる）、何らのフエールセ
ーフ処理が施されていないため、回路系に事故や
故障が発生したときに必ずしも一定の出力（安全
側出力）を得ることができず、ランダムな信号を
出力するものであり、上述された特定の側の非対
称故障モードを示す計数装置はまだ市場に供給さ
れていない。

この発明は、構成回路に故障が発生したとき
は、計数値が進まない側に故障する、すなわち、
出力電圧がいずれも必ず０に固定（stack―at0＝
Ｏに縮退）するフエイルセイフな計数装置を提供
しようとするものである。

［課題を解決する手段］ 上記課題を達成するため、この発明による計数
装置は、 (イ) 第１入力端子に印加されるバイアス信号と第
２入力端子に入力されるセツト信号との論理積
により出力し、その出力を第２入力端子に帰還
されて自己保持する非対称誤り論理積回路で構
成されたｎ段の記憶回路を並列に備えた記憶装
置を有し、 (ロ) 正負の極性を有する計数入力信号のうち逆流
阻止回路を介して与えられる計数すべきでない
ときの極性の電圧と、それぞれ前記記憶装置の
記憶回路ｉ（ｉ＝２，３，…，ｎ）の前段すな
わちｉ−１段目の記憶回路の出力電圧との論理
積により前記前段の記憶回路の出力電圧を記憶
して出力する第１の非対称誤り論理積回路と、
前記計数入力信号のうち計数すべきときの極性
の電圧と前記第１の非対称誤り論理回路の出力
との論理積により出力する第２の非対称誤り論
理積回路とを結合してなるｎ―１段のゲート回
路を並列に備えたステアリングゲート回路を有
し、 (ハ) 上記記憶装置とステアリングゲート回路を記
憶装置の初段の記憶回路の第２入力端子には前
記計数入力信号のうち計数すべきときの極性の
電圧が逆流阻止回路を介して前記セツト信号と
して入力され、第二段以下の記憶回路の第２入
力端子には当該記憶回路に対応する前記ゲート
回路の第２の非対称誤り論理積回路の出力が前
記セツト信号として入力されるように接続して
構成されている。

［この発明の実施例］ 次に、図面に基いて、この発明を説明する。

この発明に係る計数装置は、第１図に示すよう
に、概括的には、計数入力信号CPを入力して記
憶すべきビツト素子を順次指定するｉ―１段（ｉ
＝２〜ｎ、図示の例では３段）のゲート回路G₁
〜G₃を有するステアリングゲート回路STGと、
このステアリングゲート回路の各ゲート回路の出
力によつて前記計数入力信号CPを計数するとと
もに、リセツト信号RSによつてリセツトされる
ｎ段（図示の例では４段）の記憶回路LS₁〜LS₄
を有する記憶装置MYとから構成されている。

ステアリングゲート回路STGのゲート回路G₁
は、正負の極性を有する計数入力信号CPを逆流
阻止回路としてのダイオードD₂を介して端子ｅ
に入力する第１の非対称誤り論理積回路AL₁と、
第１の非対称誤り論理積回路AL₁の出力を端子ｅ
に入力するとともに、計数入力信号CPを端子ａ，
ｂに入力する第２の非対称誤り論理積回路AL₄と
で構成されている。他のゲート回路G₂，G₃も、
ゲート回路G₁と同様に、それぞれ第１の非対称
誤り論理積回路と第２の非対称誤り論理積回路
AL₂，AL₅、AL₃，AL₆とからなつている。

各ゲート回路の第１の非対称誤り論理積回路
AL₁〜AL₃の各出力P₁〜P₃はそれぞれ同回路の端
子ｅにフイードバツクされるようにしてある。

また、前記記憶装置MYの各記憶回路LS₁〜
LS₄は、それぞれ第１入力端子ａにそれ自身の出
力CV₁〜CV₄を帰還されて自己保持するととも
に、それぞれ第２入力端子ｂにバイアス信号RS
を入力される非対称誤り論理積回路からなつてい
る。

記憶回路LS₁〜LS₃の出力CV₁〜CV₃はそれぞ
れステアリングゲート回路の後段のゲート回路
G₁〜G₃の第１の非対称誤り論理積回路AL₁〜
AL₃の端子ａ，ｂに入力され、また、初段の記憶
回路LS₁の第１入力端子ａにはダイオードD₁を介
して前記計数入力信号CPがセツト信号として入
力されるとともに、第二段以下の記憶回路LS₂〜
LS₄の端子ａにはそれぞれの記憶回路に対応する
ゲート回路G₁〜G₃の出力ST₁〜ST₃がセツト信号
として入力されるように接続してある。

なお、前記ダイオードD₁〜D₄はそれぞれ記憶
回路LS₁及び第１の非対称誤り論理積回路AL₁〜
AL₃の出力と計数入力信号CPとを極性によつて
分離するものである。

こうして、記憶回路LS₁〜LS₄はバイアス信号
RSを与えられている状態で、計数入力信号CPを
計数した時（セツト信号である計数入力信号CP
又は出力ST₁〜ST₃を入力した時）に、正電圧の
計数値CV₁〜CV₄を出力するととも、バイアス信
号RSの電圧が０値又は負極性でリセツトされる
ようになつている。

ところで、前記非対称誤り論理積回路AL₁〜
AL₆は一例としてそれぞれ第２図のような構成と
なつており、一方、前記記憶回路LS₁〜LS₄に用
いられる非対称誤り論理積回路は一例としてそれ
ぞれ第３図のような構成となつている。すなわ
ち、非対称誤り論理積回路は、いずれも、大きく
分けて、発振部、増幅部、及び整流出力部からな
つている。

第２図のものについて説明すれば、端子ａに正
電圧が印加されると、発振回路１が発振し、その
発振出力がコンデンサC₁を経て、トランジスタ
Q₁のベース端子に加えられる。そして、端子ｂ
に正電圧が印加されると、抵抗R₂を経て前記ト
ランジスタQ₁が駆動され、その出力がカツプリ
ング用のコンデンサC₂を経てトランジスタQ₂の
ベース端子に印加され、また、端子ｅに負電圧が
印加されると、抵抗R₄を経て前記トランジスタ
Q₂が駆動されるので、その出力がトランスTFの
一次巻線T₁の出力はダイオードD₁₀で整流された
後、コンデンサC₃で平滑化されて端子ｃより直
流正電圧信号として出力され、二次巻線T₂の出
力はダイオードD₁₁で整流された後、コンデンサ
C₄で平滑化されて端子ｄより直流負電圧信号と
して出力される こうして、端子ａ，ｂ，ｅのいずれか一つに入
力されない場合は、端子ｃ及びｄから直流信号が
出力されないので、出力ｃ又はｄは、入力ａ，
ｂ，ｅの正負入力の論理積となる。そして、いず
れの構成部品が故障しても直流出力は消滅する側
にあるから、第２図の回路は非対称誤り論理回路
である。

一方、第３図の非対称誤り論理回路は、第２図
における負電圧の入力端子ｅを正極性電圧にして
正極性入力端子ｂに接続し、かつ、トランジスタ
Q₂をNPN型トランジスタにしたものである。な
お、第３図には第２図の抵抗R₄を省略してある。
こうして、第３図の場合の出力ｃ又はｄは、ａ及
びｂの正入力のみの論理積となる。すなわち、各
記憶回路LS₁〜LS₄は、端子ｂに正電圧を印加し
ている間に端子ａに正電圧信号を入力すると端子
ｃから正電圧信号を出力する位相非反転の特性を
もつた非対称誤り論理積回路である。

第２図及び第３図は、この発明において用いら
れる非対称誤り論理積回路AL₁〜AL₆，LS₁〜
LS₄の単なる一例（回路構成は新規である。）を
示すにすぎない。非対称誤り論理積回路の他の例
は、特公昭45―29054号、特公昭48―30777号の特
許公報、その他に示されており、この発明にはこ
れらを用いることも可能である。

上記計数装置の構成において、記憶回路MYを
構成する記憶回路LS₁〜LS₄の各端子ｃの出力
CV₁〜CV₄はそれぞれ入力端子ａにフイードバツ
クされて自己保持回路を構成すると同時に、初段
の記憶回路LS₁の端子ａには、ダイオードD₁を介
して計数入力信号CPが入力され、２段目の記憶
回路LS₂〜LS₄の端子ａには、前記ステアリング
ゲート回路STGからの信号ST₁〜ST₃が入力さ
れ、各端子ｂにはバイアス信号RSが入力される
ようになつている。

従つて、各端子ｂに正電圧が印加されている時
に、各端子ａに正電圧のパルス信号が入力される
と、記憶回路LS₁〜LS₄の発振回路１が発振し、
増幅部及び整流部を経て、端子ｃから直流正電圧
の信号CV₁〜CV₄が出力して、これが端子ａにフ
イードバツクされるので、以後、端子ａへの正電
圧のパルス信号（CP，ST₁〜ST₄）が消滅して
も、記憶回路LS₁〜LS₄は発振を継続するととも
に、出力CV₁〜CV₄も正電圧を保持する。

ところが、バイアス信号RSが0Vとなり、これ
が記憶回路LS₁〜LS₄の端子ｂに印加される（リ
セツトされる）と、記憶回路は発振を停止するの
で、その出力CV₁〜CV₄が0Vとなる。

一方、前記ステアリングゲート回路STGのゲ
ート回路G₁〜G₃は、計数入力信号CPが入力する
たびに、記憶装置の前段の記憶回路の出力条件に
より、それぞれ対応する記憶回路LS₁〜LS₄をセ
ツトすべきか否かを判定し、セツトすべきでない
ときは０を出力し、セツトすべきときは正電圧の
セツト信号ST₁〜ST₄を出力する。

続いて、上記構成による計数装置の全体的な作
用を、第１Ａ図のタイムチヤートを用いて説明す
る。記憶回路MYが0V又は負電圧のバイアス信
号RSによりリセツトされて、出力CV₁〜CV₄が
すべて０となつた後、正電圧のバイアス信号が印
加された状態で、一番目の計数入力信号CP₁（正
電圧）が入力されると、これがダイオードD₁を
経て記憶回路LS₁にセツト信号として入力されて
記憶回路LS₁がセツトされ、第１Ａ図のタイムチ
ヤートハに示すように、その出力CV₁が正電圧と
なるとともに、自己保持する。その出力CV₁の正
電圧がゲート回路G₁の第１の非対称誤り論理積
回路AL₁の端子ａ及びｂに入力される。そして、
一番目の数計入力信号CP₁の負電圧信号が入力さ
れると、ダイオードD₂を経て非対称誤り論理積
回路AL₁がセツトされ、その出力P₁は第１Ａ図チ
ヤートニに示すように負電圧となり、端子ｅにフ
イードバツクされて保持される。すなわち、これ
により第１の非対称誤り論理積回路AL₁は一番目
の計数入力信号CP₁の終了を記憶したことにな
る。

この状態において、二番目の計数入力信号CP₂
（正電圧）が入力されると、第２の非対称誤り論
理積回路AL₄がセツトされるため、正電圧の信号
ST₁が出力されて、記憶装置の記憶回路LS₂をセ
ツトする。こうして、二番目の計数入力信号CP₂
（正電圧）の入力により、記憶回路LS₂の出力
CV₂が正電圧となる。これと同時に、その出力
CV₂がステアリングゲート回路の次段の非対称誤
り論理積回路AL₂の端子ａ及びｂに入力される。

二番目の計数入力信号CP₂の負電圧信号が入力
されると、ダイオードD₃を経て非対称誤り論理
積回路AL₂がセツトされて、その出力P₂は第１Ａ
図チヤートヘに示すように負電圧となり、端子ｅ
にフイードバツクされて保持される。すなわち、
これにより第１の非対称誤り論理積回路AL₂は二
番目の計数入力信号CP₂の終了を記憶したことに
なる。

以下同様に、三番目の計数入力信号CP₃（正電
圧）の入力によつて信号ST₂が出力され、これに
よつて第１Ａ図チヤートトに示すように、記憶回
路LS₃の出力信号CV₃が正電圧となり、四番目の
計数入力信号CP₄（正電圧）の入力によつて信号
ST₃が出力され、これによつて記憶回路LS₄の出
力信号CV₄が正電圧となる。

このように、計数入力信号CP（正電圧）の入力
に従つて、記憶装置MYの記憶回路LS₁〜LS₄が
順次セツトされ、信号CV₁〜CV₄が順次正電圧と
なつて出力される。

なお、前記ゲート回路G₁〜G₃はそれぞれ正電
圧の計数入力信号CPが入力する前に、記憶装置
MYの前段の信号CV₁〜CV₃が正電圧に変化しな
い限り、信号ST₁〜ST₃を生じない。例えば、ゲ
ート回路G₁は正の計数入力信号CPが入力されて
いるときは、記憶装置MYの出力CV₁が正電圧と
なつても、ゲート回路G₁の非対称誤り論理積回
路AL₁は動作せず、前記計数入力信号CPが負電
圧となつた時に初めて発振出力動作する。従つ
て、ステアリングゲート回路STGは非対称誤り
論理積回路を第１図のように用いることにより、
計数入力信号CP及び出力信号CV₁〜CV₄に対し
て正確に応動し、計数入力信号を入力して記憶す
べきビツト素子の順次指定に高信頼性を発揮す
る。

また、ダイオードD₁は記憶回路LS₁の出力CV₁
が計数入力信号CPに影響しないように挿入した
ものであり、ダイオードD₁を挿入しなければ、
第１番目の計数入力信号CPでセツトされた記憶
回路LS₁の出力CV₁が計数入力信号CPを正電圧と
してしまい、計数入力信号CPは負電圧にならな
いので計数不能になる。さらに、ダイオードD₂
〜D₄も非対称誤り論理積回路AL₁〜AL₃の出力P₁
〜P₃が計数入力信号CPに影響しないように挿入
したものであり、これらのダイオードを挿入しな
ければ、例えば、記憶回路LS₁の正電圧出力CV₁
と計数入力信号CPの負電圧とで発振動作した非
対称誤り論理積回路AL₁の出力P₁（負電圧）が、
計数入力信号CPを負電圧にしてしまい、計数入
力信号CPは正電圧になることができない。

ところで、記憶装置MYの記憶回路LS₁〜LS₄
は第３図に示すような非対称誤り論理回路で構成
されているから、回路に故障が生じても、その出
力CV₁〜CV₄は正電圧とならない。また、端子ｃ
及びａ間のフイードバツクラインが断線すると、
セツト信号によつて自己保持されないため、その
出力CV₁〜CV₄は正電圧に維持されず、セツト信
号及びバイアス信号RSの各ラインが断線すると、
記憶回路LS₁〜LS₄が発振動作しないので、その
出力CV₁〜CV₄は正電圧とはなり得ない。

他方、ステアリングゲート回路STGを構成す
る非対称誤り論理積回路AL₁〜AL₆は、それぞ
れ、第２図に示すような非対称誤り論理回路であ
るから、構成する回路に故障が生じても、その出
力ST₁〜ST₃が正電圧になることはない。また、
非対称誤り論理積回路AL₁〜AL₃の端子ｄ及びｅ
間のフイードバツクラインが断線すると、計数入
力信号CP（負電圧）によつて自己保持されないた
め、その出力P₁〜P₃は負電圧を維持できず、次
段の非対称誤り論理積回路AL₄〜AL₆が発振動作
しないので、その出力ST₁〜ST₃は正電圧となら
ない。

さらに、ステアリングゲート回路STGの入出
力ラインに断線故障が発生した場合も、その信号
ST₁〜ST₃が正電圧となることはない。ダイオー
ドD₁〜D₄に開放状態の故障が生じた場合には、
計数入力信号CPが入力されないので、計数動作
が進行せず、その出力も正電圧となることはな
い。ダイオードD₁〜D₄に短絡故障を生じた場合
には、ダイオードを挿入しない場合と同様であ
り、上述のようにゲート回路G₁〜G₃に計数入力
信号CPが入力されないので、出力CV₁〜CV₄が
正電圧になることはない。

このように、記憶装置MY及びステアリングゲ
ート回路STGをそれぞれ非対称誤り論理積回路
で構成したので、いずれの故障の場合にも、計数
値の出力CV₁〜CV₄が正電圧になることはなく、
常に０に固定される。換言すると、この計数装置
は、構成回路の故障により計数値が進まない安全
側に故障する。

上記計数装置はその基本的構成を逸脱しない範
囲で、多様な代替構成を採ることができる。例え
ば、第１図のダイオードD₁の代りに、第３図の
非対称誤り論理回路を第４図に示すように接続し
て、逆流阻止回路として用いることができる。ま
た、第２図及び第３図における各トランジスタを
第５図及び第６図に示すようにPNP型からNPN
型へ、又はその逆に交換すれば動作する入力電圧
の極性が逆転する。従つて、第１図の論理積回路
の極性をすべて逆にして計数入力信号及びリセツ
ト信号の極性も逆にすれば、同一の機能が得られ
ることは明らかである。第７図はこのように極性
を逆にした場合の回路構成を示す。

以上のことから、この発明による計数装置の構
成条件は、次のように要約することができる。

(1) ステアリングゲート回路及び記憶装置の各論
理積回路は非対称誤り論理積回路で構成されて
いる。

(2) 各記憶回路はセツト信号が入力されたとき出
力電圧を生じて計数値“１”を発生する（故障
したときは計数値が出ない。）。また、ステアリ
ングゲート回路の各ゲート回路は計数入力信号
が入力されたときに前段の記憶回路が計数値
“１”を出力している場合は、対応する記憶回
路をセツトさせるセツト信号として出力電圧を
発生する（故障したときはセツト信号が出な
い。）。

(3) ステアリングゲート回路の各ゲート回路は、
計数入力信号の入力で前段の記憶回路が動作し
たこと（計数して出力電圧を発生したこと）、
及びその計数入力信号の入力が終つたことを記
憶し、次の計数入力信号をセツト信号として発
生させる。前の計数入力信号の入力が終つたこ
とを記憶するために、計数入力信号は正負の極
性を有する信号でなければならない（すなわ
ち、前の計数入力信号の入力が終つたときに電
圧値が０であると、記憶できない。）。

［この発明の効果］ 以上のように、この発明による計数装置は、ス
テアリングゲート回路及び記憶装置を、各構成回
路、フイードバツクライン、セツト信号及びバイ
アス信号の各ラインのいずれが故障・断線して
も、出力が常に電圧０の側に固定する、非対称故
障モードを示す非対称誤り論理積回路で構成され
ているので、記憶装置及びステアリングゲート回
路のいずれに故障が生じても、各記憶回路の出力
電圧が０に固定する。そして、記憶装置の各記憶
回路に順次出力電圧が生じたときのみ計数値が歩
進するので、この計数装置は、回路の故障によつ
て計数値が進まない安全側故障となる特質を有す
る。すなわち、フエイルセイフな計数装置であ
る。

このような計数装置は、例えば、上記進出列車
車軸計数器などに用いると、列車検知のフエイル
セイフ性が保証される。しかし、この発明の用途
はこの例に制限されるものではない。

【図面の簡単な説明】

第１図はこの発明の実施例を示す回路構成図、
第１Ａ図は第１図の要部の波形を示すタイチヤー
ト、第２図及び第３図はそれぞれこの発明で用い
る非対称誤り論理積回路の一例を示す回路図、第
４図はダイオードの等価回路を示す図、第５図及
び第６図はそれぞれ第２図、第３図の回路におい
て極性を逆転した場合の非対称誤り論理積回路の
例を示す回路図、第７図は同様に、極性を逆にし
た場合の計数装置の回路構成図である。 CP…計数入力信号、STG…ステアリングゲー
ト回路、G₁〜G₃…ゲート回路、MY…記憶装置、
CV₁〜CV₄…計数値出力信号、AL₁〜AL₆…非対
称誤り論理積回路、LS₁〜LS₄…記憶回路、D₁〜
D₄…ダイオード（逆流阻止回路）。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 第１入力端子に印加されるバイアス信号
   と第２入力端子に入力されるセツト信号との論
   理積により出力し、その出力を第２入力端子に
   帰還されて自己保持する非対称誤り論理積回路
   で構成されたｎ段の記憶回路を並列に備えた記
   憶装置と、 (ロ) 正負の極性を有する計数入力信号のうち逆流
   阻止回路を介して与えられる計数すべきでない
   ときの極性の電圧と、それぞれ前記記憶装置に
   おける記憶回路ｉ（ｉ＝２，３，…，ｎ）の前
   段、すなわちｉ−１段目の記憶回路の出力電圧
   との論理積により前記前段の記憶回路の出力電
   圧を記憶して出力する第１の非対称誤り論理積
   回路と、前記計数入力信号のうち計数すべきと
   きの極性の電圧と前記第１の非対称誤り論理回
   路の出力との論理積により出力する第２の非対
   称誤り論理積回路とを結合してなるｎ―１段の
   ゲート回路を並列に備えたステアリングゲート
   回路とを、 (ハ) 前記記憶装置の初段の記憶回路の第２入力端
   子には前記計数入力信号のうち計数すべきとき
   の極性の電圧が逆流阻止回路を介して前記セツ
   ト信号として入力され、第二段以下の記憶回路
   の第２入力端子には当該記憶回路に対応する前
   記ゲート回路の第２の非対称誤り論理積回路の
   出力が前記セツト信号として入力されるように
   接続して構成された、 フエイルセイフな計数装置。