JPS6342165A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、スタティ
ックランダムアクセスメモリ（ＳＲＡＭ）に適用して有
効な技術に関する。

〔従来の技術〕

ＳＲ’ＡＭにおいて、高集積化に伴って、メモリセルの
蓄積ノードに蓄積される電荷の量が小さくなる傾向にあ
る。このため、α線等の放射線によって、メモリセルの
蓄積情報が反転されるいわゆるソフトエラーが発生し易
い。

そこで、本発明者は、先に特願昭５９−２１８４７０号
において、次の技術を提案している。メモリセルのＭＩ
ＳＦＥＴのｎ＋型ソース、ドレイン領域の下の一部に、
ｐ＋型半導体領域が形成される。

この技術に従えば、接合容量を高めて情報となる電荷量
を増加し、かつポテンシャルバリアラ構成してα線で生
じる少数キャリアの侵入を防止することができる。ｐ！
半導体領域は、ソース領域又はドレイン領域と同様に、
ＭＩＳＦＥＴのゲート電極をマスクとして用いたイオン
打込み技術で形成する。ｐ＋型半導体領域を形成するた
めのマスク工程を低減でき、ゲート電極に対して自己整
合で形成できる。

〔発明が解決しようとする問題点〕

上述の技術に従えば、ゲート電極をマスクとして用いて
いるので、ゲート電極下にはｐ＋型半導体領域は形成さ
れない。ＳＲＡＭのメモリセルにおいて、交差結合のた
めに、ゲート電極がｎ＋型半導体領域に直接に接続する
部分がある。この部分には、ｐ　型半導体領域は形成さ
れない。

我々の検討によれば、前述の場合次のような不都合が生
じる恐れがある。つまり、メモリセル内に、α線によっ
て生じた少数キャリアの侵入を、防止できない部分が残
る。この問題は、ＩＭｂｉｔ程度の高集積度のＳＲＡＭ
において、メモリセル内の前記部分の割合が大きくなる
ので、顕著になる。また、前記問題は、蓄積ノードにゲ
ート電極が直接接続している場合に、顕著になる。

本発明の目的は、半導体集積回路装置の信頼性を向上す
る技術を提供することにある。

本発明の他の目的は、ＳＲＡＭにおいて、メモリセルに
＝１！込まれた情報を安定に保持し、その信頼性を向上
する技術を提供することにある。

本発明の目的は、ＳＲＡＭにおいて、α線によるソフト
エラーを防止し、ＭＩＳＦＥＴのしきい値電圧の変動を
防止することが可能な技術を提供することにある。

本発明の他の目的は、ＳＲＡＭにおいて、α線によるソ
フトエラーを防止し、かつ、製造工程を低減することが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ダイレクトコンタクト部形成用のマスクを用
いて、α線対策用の半導体領域を形成する。

〔作用〕

これにより、前記α線対策用の半導体領域のマスク形成
工程を不要にできるので、製造工程を低減することがで
きる。

さらに、ダイレクトコンタクト部にα線対策用半導体領
域を設けたことにより、α線によるソフトエラーを防止
できる。

〔実施例〕

２つの抵抗素子と２つのＭＩＳＦＥＴとでメモリセルの
７リツプフロツプ回路を構成したＳＲＡＭに適用した実
施例について説明する。実施例の全図において、同一機
能を有するものは同一符号を付け、そのくり返しの説明
は省略する。

第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。

第１図において、ＷＬはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。

ＤＬ、ＤＬは相補データ線であり、列方向に延在し、行
方向に複数本設けられている（以下、データ線の延在す
る方向を列方向という）。

ＳＲＡＭのメモリセルは、一対の入出力端子を有するフ
リップフロップ回路と、前記入出力端子の夫々に接続さ
れたスイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱｓｕＱｓｚ
とによって構成されている。そして、メモリセルは、ワ
ード線ＷＬとデータ線ＤＬ、ＤＬとの所定交差部に複数
配置されて設けられており、メモリセルアレイを構成し
ている。

スイッチ用ＭＩＳＦＥＴソース、ドレイン領域の一方が
データ線ＤＬ、ＤＬに接続され、他方が前記フリップフ
ロップ回路の入出力端子に接続されている。メモリセル
選択のためのスイッチ用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓｔ
　、Ｑｓｔのゲート電極には、ワード線ＷＬが接続され
る。Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓｔ　、Ｑｓｚはワ
ード線ＷＬによって制御されるスイッチであり、フリッ
プフロップ回路とデータ線ＤＬ、ＤＬとを選択的に接続
するためのものである。

フリップフロップ回路は、ＭＩＳＦＥＴＱｔ　　。

Ｑ、と抵抗素子Ｒ，，Ｒ，とによって構成されている。

このフリップフロップ回路は、前記データ線ＤＬ、ＤＬ
から伝達される１”、Ｏ″の情報を蓄積する。フリップ
フロップ回路は、交差結合された２つのインバータ回路
からなると見なすことができる。夫々のインバータ回路
は、負荷としての抵抗素子Ｒ１及びＲ２と、駆動用Ｍ　
Ｉ　Ｓ　ＦＥ’ｒＱ、及びＱ、とからなる。一方のイン
バータ回路の出力が、夫々、他方のインバータ回路の入
力として駆動用ＭＩＳＦＥＴのゲート電極に供給される
。

インバータ回路には、抵抗Ｒ＋　　、Ｒｔを通して、電
源電圧ＶＣＣが供給される。この抵抗素子Ｒ１゜Ｒ７は
、電源ＶＣＣから流れる電流量を制御し、書き込まれた
情報を安定に保持する。

２つのインバータ回路は、共通の配線によって、固定電
位、例えば回路の接地電位ＶＳＩＩに接続される。この
ため、２つの駆動ＭＩＳＦＥＴのソースは、共通の接地
電位配線に接続される。

メモリセルにおいて、書込まれた情報は、寄生容！ＩＣ
に蓄積されると見ることができる。寄生容量Ｃは、主と
して、ＭＩ　５ＦＥＴＱ！　、Ｑｔのゲート電極の容量
及び一方の半導体領域（ソース領域又はドレイン領域）
と実質的に基板と見なされる領域との間の接合容量であ
る。本発明では、ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｌ、Ｑｔの
しきい値電圧等圧影響を与えることなく、寄生容量Ｃを
増し、かつ、ソフトエラーを低減している。

第２図は、本発明のＳＲＡＭのメモリセルを示す平面図
、第３図は、第２図の■−■切断線における断面図であ
る。なお、第２図及び後述する第４図乃至第７図に示す
平面図は、本実施例の構成をわかり易くするために、各
導電層間に設けられるフィールド絶縁膜３以外の絶縁膜
は図示しない。

第２図及び第３図において、１はｎ−型の単結晶シリコ
ンからなる半導体基板である。２はｐ−型のウェル領域
であり、半導体基板１０所定主面部に設けられている。

３はフィールド絶縁膜であり、半導体基板１及びウェル
領域２の主面上部に設けられている。このフィールド絶
縁膜３は、半導体素子間を分離する。フィールド絶縁膜
３下のウェル領域２にｐ型チャネルストッパ領域４が設
けられている。このチャネルストッパ領域４は、寄生Ｍ
ＩＳＦＥＴが動作することを防止し、半導体素子間を電
気的に分離する。

本実施例のＳＲＡＭにおいて、メモリセルはｎチャネル
ＭＩ　Ｓ　ＦＥＴＱｔ　、Ｑｔ　、Ｑｓｔ及びＱ　Ｓ　
２からなる。ｎチャネ／ｌ／ＭＩＳＦＥＴＱＩ　、Ｑｈ
　＋Ｑｓ＋及びＱＳ２はｐ−Ｗのウェル領域２内に形成
される。また、メモリセルの周辺回路（センスアンプ、
デコーダ、タイミング信号発生回路、入出力回路等）は
、図示していないが、相補型ＭＩＳ回路で構成される。

相補型ＭＩＳ回路を構成するｎチャネル及びｐテヤネル
ＭＩＳＦＥＴは、夫々、ｐ−型ウェル領域及びｎ−型半
導体基板１に形成される。夫々のＭＩＳＦＥＴは、フィ
ールド絶縁膜３によって、実質的にその周囲を囲まれか
つその形状が規定される。すなわち、ＭＩＳＦＥＴは、
フィールド絶縁膜３の形成されていない領域（活性領域
）に形成される。

スイッチ用ＭＩ　Ｓ　Ｆ　ＥＴＱｓ＋　ｔ　Ｑｓｔは、
ゲート絶縁膜としての絶縁膜５、ゲート電極としての導
電層７Ａ、ソース、ドレイン領域としてのｎ−Ｗ及びｎ
＋型半導体領域８．ｌＯ及び２０からなる。

ＭＩＳＦＥＴＱ、は、ゲート絶縁膜としての絶縁膜５、
ゲート電極としての導電層７Ｄ、ソース。

ドレイン領域としてのｎ−Ｗ及びｎ＋型半導体領域８，
１０及び２０、からなる。ＭＩＳＦＥＴＱｚは、ゲート
絶縁膜としての絶縁膜５、ゲート電極としての導電層７
Ｃ、ソース、ドレイン領域としてのｎ−型及びｎ＋型半
導体領域８，１０及び２０から構成される。

ゲート絶縁膜５は、活性領域である半導体基板１及びウ
ェル領域２の主面上に形成された５ｉｌｉｃｏｎｄｉｏ
ｘｉｄｅ　ｆｉｌｍからなる。

ゲート１！他７Ａ、７Ｃ及び７Ｄは、多結晶シリコン膜
と、その上に形成したシリコンと高融点金属（Ｍ　ｏ　
、　Ｔ　ａ　、　Ｔ　ｉ　、　Ｗ　）との化合物である
シリサイド膜とからなる２層膜（ポリサイド構造）で構
成する。また、導電層７Ａ、７Ｃ及び７Ｄは、シリサイ
ド腹、高融点金属膜等で構成してもよい。

ゲート電極７人は、フィールド絶縁膜３上に、行方向に
延在される。すなわち、導電層７人はワード線ＷＬとし
て用いられる。ゲート電極７Ａ、　７Ｃ及び７Ｄの形状
は、Ｆｉｇ　６を参照するとよい。

ソース、ドレイン領域は、半導体領域８及び１０によっ
て、いわゆるＬＤ−Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
Ｄｒａｉｎ）構造とされる。ＬＤＤ構造を形成するため
、絶縁膜９が導電層７Ａ乃至７Ｄの両側にそれらに対し
て自己整合で設けられている。マスク９は、半導体領域
１０及びｐ＋型半導体領域１１を構成した後に除去して
もよい。半導体領域８は、半導体領域１０に比べて低い
不純物濃度を有している。これによって、半導体領域８
とウェル領域とのｐｎ接合部における電界強度を緩和で
きる。

ｎ＋型半導体領域２０は、ゲート電極７Ｂ〜７Ｄと半導
体領域１０との間を接続するために、フィールド絶縁＠
３上以外に形成されたゲート電極７Ｂ〜７Ｄの下に形成
される。

２つのインバータの交差結合を行うため、ゲート電極７
Ｃ及び７Ｄが、配線として用いられる。

ＭＩＳＦＥＴＱｔのゲート電極である導電層７Ｃは、一
端部が、絶縁膜５に形成された接続孔６を通してＭＩＳ
ＦＥＴＱｓ＋の半導体領域（ソース。

ドレイン領域）２０と直接に接続し、他端部が、接続孔
６を通して他方のＭＩＳＦＥＴＱ＋　の半導体領域（ソ
ース、ドレイン領域）２０と直接に接続する。導電層７
Ｃは、ＭＩＳＦＥＴＱｓのゲート電極とＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑｓｔ及びＱ、のソース、ドレイン領域とを
接続する配線であり、ＭＩＳＦＥＴＱ＋　とＱｓｔとを
接続する配線である。ＭＩＳＦＥＴＱ、のゲート電極で
ある導電層７Ｄは、一端部が、接続孔６を通してＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓｔの半導体領域（ソース、ドレ
イン領域）２０とする。導電層７Ｄは、ＭＩＳＦＥＴＱ
ｓのゲート電極とＭＩＳＦＥＴＱ、のソース、ドレイン
領域とを接続する配線である。

２つのインバータ回路の交差結合は、集積度を向上する
妨げとなることなく、実現される。すなわち、交差結合
のための配線として、フィールド絶縁膜３によって規定
される半導体領域１０（及び８）と、ゲート電極７Ｃ及
び７Ｄが用いられる。

交差結合のための専用の配線及びその接続のための面積
は不要である。

なお、ゲート電極７Ｄをゲート電極７Ｃと類似の形状と
することによって、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＳ！及
びＱ、のソース、ドレイン領域を接続してもよい。

導電層７Ｃ（７Ｄ）の抵抗は数Ω／口と小さいので、Ｍ
ＩＳＦＥＴ間の接続のための配線に用いることができる
。

２つの駆動ＭＩＳＦＥＴＱ＋　　、Ｑ２のソースには、
導電層７Ｂによって、回路の接地電位ＶＳ８（＝ＯＶ　
）が供給される。導電層７Ｂは、導電層７人、７Ｃ及び
７Ｄと同一材料で、同一工程で形成されるので、その抵
抗値は、数Ω／口と小さい。

導電層７Ｂは、接続孔６を通してＭＩＳＦＥＴＱ、、Ｑ
、のソース領域２ｏと直接に接続する。

導電層７Ｂは導電層７Ｎと略平行に、フィールド絶Ｒ膜
３上部を行方向に延在して設けられている。

導電層７Ｂは、行方向に配置された複数のメモリセルに
共通の接地電位線である。ＭＩＳＦＥＴＱ、。

Ｑ２のソース領域は、導電層７Ｂとの接続のための部分
だけ、ドレイン領域より太き（される。特に、ソース領
域は、ゲート電極７Ｃ，７Ｄの延びる方向に、第６図に
示すように、ドレイン領域より長くされる。これによっ
て、導電層７Ｂが、集積度を下げることなく、導電層７
Ｃ，７Ｄと重ならないようにでき、かつ、略直線状にで
きる。

ソフトエラーを防止するため、及び、メモリセルの蓄積
ノードの寄生容量を増やすため、ｐ＋Ｗ半導体領域１１
及び１８が形成される。

半導体領域１１は半導体領域１０と接触して設けられて
いる。半導体領域１１は、特に、ＭＩＳＦ　Ｅ　Ｔ　Ｑ
ｌ　　、　Ｑｔの２つの半導体領域ｉｏの下、ＭＩ　５
ＦＥＴＱｓ＋　、Ｑｓ２の一方の半導体領域１０の下（
第２図では、一点鎖線１１で囲まれた部分に設けられて
いる。すなわち、半導体領域１１は、メモリセルにおけ
る情報の蓄積ノード（インバータの出力ノード）の寄生
容量Ｃを増大させるのに寄与する部分に設げられている
。半導体領域１１と半導体領域１０とのｐｎ接合は不純
物濃度が高いもの同志のｐｎ接合なので、接合容量を増
大できる。これによって、アルファ線により生じるソフ
トエラーを防止することができる。半導体領域１１は、
ウェル領域２に比べて高い不純物濃度で構成している。

したがって、α線によりウェル領域２中に生じる少数キ
ャリアの侵入を抑制するバリアにできるので、ソフトエ
ラーを防止できる。

半導体領域１１は、詳細は後述するがゲート電ｆｆ１７
ｃ、７Ｄ及びマスク９を用い、イオン注入技術で不純物
を導入して形成する。したがって、半導体領域１１はチ
ャネルが形成される領域に達しないように構成される。

半導体領域１１がＭＩＳＦ　Ｅ　Ｔ　Ｑｌ−Ｑｔのしき
い値電圧に影響を与えない。半導体領域１１を構成する
ためのマスク合せ余裕度を必要としなくなるので、集積
度を向上することができる。

半導体領域１１を構成する不純物（例えば、ボロンイオ
ン）は、半導体領域１０を構成する不純物（例えば、ヒ
素イオン）に比べて拡散係数が速い。同一のマスクを用
いてイオン打ち込みされるので、半導体領域１１は、半
導体領域１０にそって或いは半導体領域ｉｏを包み込む
よう九設けられる。これによって、半導体領域１１と半
導体領域１０とのｐｎ接合面積を増大させることができ
る。半導体領域１１は、半導体領域８下にも、拡散速度
の差によって、形成される。これＫよって、ソース領域
及びドレイン領域間となる半導体領域１０間の空乏領域
の結合（パンチスルー）を防止することができる。これ
によって、短チヤネル効果を低減することができる。

半導体領域１１は、単に少数キャリアに対するバリアの
働きを高めるために使用してもよい。その場合には、半
導体領域１０と離して、より深い部分に形成できる。

半導体領域１０を導電層７人〜７Ｃをマスクとして用い
て構成し、半導体領域１１を導電層７人〜７Ｃ及び不純
物導入用マスク９を用いて構成し、半導体領域８を設叶
な（ともよい。

半導体領域１１は、電極７Ｃ及び７Ｄの下、つまり電極
７Ｃ及び７Ｄが領域２０に直接に接続している領域（ダ
イレクトコンタクト部）には形成されない。これを補う
ために、ダイレクトコンタクト部に、ｐ＋型半導体領域
１８が形成される。

半導体領域１８は、詳細は後述するが、接続孔６から不
純物を基板に導入することによって、形成される。半導
体領域１８は、例えば半導体領域１１と大体同じ不純物
の濃度を有し、ある部分で半導体領域１１と連続して一
体に形成される。

半導体領域１８によって、ダイレクトコンタクト部にお
いても、α線によって生ずるソフトエラーを防止できる
。半導体領域１８は、メモリセルのＭＩＳＦＥＴのチャ
ネル部から離れた位置に形成されるので、ＭＩＳＦＥＴ
のしきい値電圧に影響しない。後述するよ５Ｋ、特に、
半導体領域１８形成のための新たなマスクは必要ない。

また、マスク合せ余裕も必要ない。

なお、配線７Ｂのダイレクトコンタクト部にも、又、半
導体領域１８が形成される。配線７Ｂは固定電位線であ
るので、接合容量の増加によって動作速度が低下するこ
とはない。又、配線７Ｂ（及び領域２０）はウェル領域
２と同電位であるので、領域２０（及び１０）と領域１
８との間のｐｎ接合のブレークダウン電圧は考慮しなく
てよい。

交差結合をゲート電極７Ｃ及び７Ｄで行うことによって
、メモリセル面積を縮小している。これに加えて、ゲー
ト電極７Ｃ及び７Ｄを半導体領域２０に直接接続するこ
とによって、さらに、メモリセル面積を縮小している。

面積の縮小効果を損なわないように、領域１１と１８が
形成される。

つまり、領域１１は、上述のように形成されたゲート電
極７Ｃ及び７Ｄをマスクとして、形成される。ダイレク
トコンタクト部に形成されない領域１１を補うため、ダ
イレクトコンタクト部に領域１８が形成される。領域１
８は、ダイレクトコンタクトのための接続孔６を利用し
て形成される。

ダイレクトコンタクト部の一部つまり配線７Ｂと領域２
０の接続のためのダイレクトコンタクト部を除くダイレ
クトコンタクト部は、メモリセルの記憶ノードに形成さ
れる。領域１８によって、記憶ノードのダイレクトコン
タクト部においても、少数キャリアの侵入が防止できる
。ＩＭｂｉｔｓ以上のＳＲＡＭにおいて、セル面積の縮
小に伴って、ダイレクトコンタクト部の面積が記憶ノー
ドの面積に対して相対的に大きくなる。領域１８は接続
孔６を利用して形成するので、特にそれの形成のためだ
けのマスク合せ余裕は必要ない。したがって、メモリセ
ルの面積の縮小を妨げない。この領域１１及び１８の形
成の技術は、メモリセルの微細化に向く。

ＭＩＳＦＥＴＱ＋　　、Ｑ！　　、Ｑｓ＋及びＱ　ｓ　
ｔを覆って絶縁膜１２が形成される。絶縁膜１２は、例
えば酸化シリコン膜からなる。

絶縁膜１２上に、抵抗素子Ｒ１，Ｒｔ及びこれらに電源
電圧Ｖｃｃを印加するための配線が形成される。抵抗素
子Ｒ＋、Ｒｔ及び上記配線は、絶縁膜１２上に形成され
た多結晶シリコン層１４を用いて形成される。多結晶シ
リコン層１４は、不純物を導入することによってその抵
抗値を小さくした部分（導電層）１４人と、不純物を導
入していな℃・高抵抗の部分１４Ｂとからなる。、不純
物、例えばヒ素は、第２図及び第６図に示す一点鎖線１
４Ｂによって囲まれた部分（１４Ｂ）以外の部分に導入
される。

導電層１４Ａは、導電層７Ｂ（接地電位用配線）と重ね
合わされ、かつ、絶縁膜１２上行方向に延在している。

導電層１４Ａは、行方向に配置されるメモリセルのそれ
ぞれに接続される電源電圧印加のための配線を構成する
。

不純物が導入されない部分１４Ｂは抵抗素子Ｒ１゜Ｒ２
として用いられる。抵抗素子Ｒ，，Ｒ，の一端は、電源
電圧用配線１４Ａに接続される。抵抗素子Ｒ１の他端は
、接続孔６及び絶縁膜１２に形成された接続孔１３を通
して、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓ＋のソース又はド
レイン領域１０に接続される。また、抵抗素子Ｒ１の他
端は、接続孔１３を通して、ＭＩＳＦＥＴＱｚのゲート
電極７Ｃに接続される。

抵抗素子Ｒ１の他端は、ゲート電極７Ｃを通して、ＭＩ
ＳＦＥＴＱ、のソースまたはドレイン領域１０に接続さ
れる。抵抗素子Ｒ２の他端は、接続孔工３を通して、Ｍ
ＩＳＦＥＴＱ、のゲート電極７ＤＫ接続される。また、
抵抗Ｒ２の他端は、接続孔６及び１３を通して１．ＭＩ
　ＳＦＥＴＱｓｗ及びＱ、の共通のソースまたはドレイ
ン領域１０に接続される。

ゲート電極７Ｃ，７Ｄを前述の形状にしたことによって
、抵抗素子Ｒｔ　　、Ｒ２は、実質的にゲート電極７Ｃ
，７Ｄに接続するだけで、必要な接続をすべて完了する
ことができる。この点は第２Ｂ図によって、より明らか
になるであろう。また、ゲート電ｆｆ１７ｃ、７Ｄを前
述の形状としたことしζよって、多結晶シリコン１４を
用いてフリップフロップ回路の交差結合等の配線を構成
する必要がない。したがって、抵抗素子１４Ｂを導電層
１４Ａと接続孔１３との間で充分に長く構成することが
できる。

前記抵抗素子１４Ｂを充分に長（構成することにより、
その抵抗値を増大することができる。したがって、情報
を保持するために、抵抗素子１４Ｂから流れるスタンバ
イ電流を小さくすることができる。また、前記抵抗素子
１４Ｂを充分に長（構成することにより、抵抗素子１４
Ｂと導電層１４Ａとの接合及び抵抗素子１４Ｂと半導体
領域１０、導電層７Ｃ１７Ｄとの接合から、抵抗素子１
４Ｂの内部に形成される空乏領域の結合（バンチスルー
）を防止することができる。

導電層１４Ａ及び抵抗素子１４Ｂ上部に絶縁膜１５が設
けられる。絶縁膜１５は、導電層１４Ａ及び抵抗素子１
４Ｂとその上部に設けられる導電層とを電気的に分離す
る。

導電層１７は、接続孔１６を通して所定の半導体領域１
０と電気的に接続し、絶縁膜１５上部を導電層７Ａ、７
Ｂ、１４Ｂと交差するように列方向に延在し、導電層７
Ｃ，７Ｄ、抵抗素子１４Ｂと重ね合わされて設けられて
いる。この導電層１７は、データ線ＤＬ、ＤＬを構成す
るためのものである。そして、導電層７Ｃ，１７，抵抗
素子１４Ｂ又は導電層７Ｄ、１７．抵抗素子１４Ｂを重
ね合わせることにより、平面的な面積を縮小することが
できるので、ＳＲＡＭの集積度を向上することができる
。

このメモリセルの第２図における左（右）隣りに、線Ｘ
　ａ　−Ｘ　ａ　（又はｘｂ−ｘｂ）にライて線対称の
メモリセルが配置される。この２つのメモリセルを一つ
の単位として、行方向に多数の単位が配置される。また
、このメモリセルの第２図における上（下）隣りＫ、点
Ｙ、１（又はＹｂ）について点対称のメモリセルが配置
される。この２つのメモリセルを一つの単位として、列
方向に多数の単位が配置される。

次に、本実施例の製造方法について説明する。

第４図乃至第１３図は、第２図及び第３図に示したＳＲ
ＡＭの製造方法を説明するための図である。第４図乃至
第７図は各製造工程におけるＳＲＡＭのメモリセルの平
面図であり、第８図乃至第１３図は、その断面図である
。なお、第８図は、第４図の■−■切断線における断面
を示し、第９図は、第５図のＩＸ−ＩＸ切断線における
断面を示し、第１２図は、第６図の■−■切断線におけ
る断面を示し第１３図は第７図の■−■切断線における
断面を示している。

まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。第４図及び第８図に示すように、この半導体
基板１の所定の主面部にｐ−型のウェル領域２を形成す
る。前記ウェル領域２は、例えば、２　Ｘ　１０　”　
（ａｔｏｍｓ／、ｙ”〕程度のＢＦ、イオンを６０　（
Ｋｅｙ）程度のエネルギのイオン注入によって導入し、
引き伸し拡散を施すことにより形成する。

半導体基板１及びウェル領域２の所定の部分に、フィー
ルド絶縁膜３を形成する。またウェル領域２の所定の部
分に、ｐ型のチャネルストッパ領域４を形成する。フィ
ールド絶縁膜３は、選択的な熱酸化技術で形成した酸化
シリコン膜を用（・る。

チャネルストッパ領域４は、例えば３Ｘ１０１３（ａｔ
ｏｍｓ／ｃＩｎ”　〕程度のＢＦ、イオンを６０［Ｋｅ
Ｖ’：］程度のエネルギのイオン注入によって導入しフ
ィールド絶縁膜３の形成工程でアニールを施すことによ
り形成する。

次に、第８図に示すよ５に、半導体素子形成領域となる
半導体基板１及びウェル領域２の主面上部に、絶縁膜５
を形成する。絶縁＠５は、例えば、熱酸化で形成した膜
厚２００〜３００（Ａ）のシリコン酸化膜である。絶縁
膜５はＭＩＳＦＥＴのゲ“　−ト絶縁膜として用いられ
る。

次に、第５図及び第９図に示すように、ダイレクトコン
タクト部の接続孔６を形成するためマスク１９を形成す
る。マスク１９は、例えば、ホトレジスト膜を用いる。

マスク１９を用い、絶縁膜５を通したイオン打込みによ
りウェル領域２Ｋｐ型の不純物１８Ａを比較的深く導入
する。ｐ型不純物、例えば、ボロンは１０　”　（ａｔ
ｏｍｓ／、ｚ”３程度１００〜１２　ｓ　（：ＫｅＶ）
程度のイオン打込み技術で導入する。ダイレクトコンタ
クト用のマスク１９を用いてボロン１８Ａを導入するこ
とにより、製造工程を低減することができる。また、絶
縁膜５を通してイオン打込みを行うので、基板１の主表
面が損傷されることが避けられる。したがって、導電層
７（７Ｂ〜７Ｄ）と半導体領域２０との間の接続が良好
にできる。次にマスク１９を用い、それから露出する絶
縁膜５を除去して“ダイレクトコンタクト部の接続孔６
を形成する。この後、マスク１９を除去する。

第６図と第１０図に示すように、フィールド絶縁膜３上
、絶縁膜５上に導電層７Ａ〜７Ｄを形成する。導電層７
八〜７Ｄは接続孔６を通して所定のウェル領域２の主面
と接続する。４を層７人乃至７Ｄは、２層膜からなる。

すなわち、例えばＣＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）で形成し、抵抗値を低
減するためにリンを導入した多結晶シリコン漢７１と、
その上部にスパッタで形成したモリブデンシリサイド膜
７２とで形成する。

多結晶シリコン膜７１の膜厚は、例えば２０００（Ａ）
程度、モリブデンシリサイド膜７２は、例えば、３００
０　ＣＡ〕程度である。導電層７人乃至７Ｄは、モリブ
デンシリサイド含んでいるので、その抵抗値は、数〔Ω
／口〕程度にすることができる。

接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接続され
たウェル領域２に、多結晶シリコン膜７１に導入された
リンが拡散し、ｎ＋型半導体領域２０が形成される。ま
た、打込まれたボロン１８Ａが活性化されて、ｐ　型半
導体領域１８が形成される。リンの導入とボロ／の活性
化は、例えば、多結晶シリコン膜７１の形成のためのＣ
ＶＤの熱（７００℃〜１０００℃）によって行なわれる
。

ダイレクトコンタクト部において、低抵抗化のために多
結晶シリコン膜７１に導入されたリンがウェル領域２に
深（拡散する。このため、導体領域１８の一部がｎ型化
される。半導体領域１８は、その全べてが半導体領域２
０でｎ型化されないように深く構成されている。

拡散係数の小さなヒ素を多結晶シリコン膜に導入するこ
とによって、半導体領域１８のｎ型化を抑制してもよい
。しかし、この場合、半導体領域２０の接合深さが浅い
ので断線を生じないようにする必要がある。多結晶シリ
コン膜７１と半導体基板１とのエツチングレートが略同
様な多結晶シリコン［７１のパターンニング工程で基板
１がエツチングされることによる。本例のように、多結
晶シリコン膜７１にリンを導入し、かつ、ボロンを基板
１に深く打込んだ場合、このような問題は考慮しなくて
よい。

次に、第１１図に示すように、絶縁膜５を介した導電層
７Ａ、７Ｃ，７Ｄの両側部のウェル領域２の主面に、Ｌ
ＤＤ構造を構成するために、ｎ−型半導体領域８を形成
する。導電層７Ａ、７Ｃ。

７Ｄ及びフィールド絶縁膜３を不純物導入のためのマス
クとして用い、リンを例えば、ｌＸｌ０”Ｃａｔｏｍｓ
／、ｚ’　”］程度５０　（ＫｅＶ］程度のエネルギで
イオン注入する。この後、アニールすることによって、
半導体領域８を形成する。

半導体領域８を形成した第１２図に示すように、導電層
７Ｎ乃至７Ｄの両側に、不純物導入用マスク９を形成す
る。不純物導入用マスク９は、例えば、ＣＶＤで基板上
全面に酸化シリコン膜を形成した後、これを反応性イオ
ンエツチングして形成スル。マスク９は、導電層７人〜
７Ｄに自己整合で形成された絶縁膜である。

不純物導入用マスク９及び導電層７Ａ乃至７Ｄをイオン
打ち込みのマスクとして用いて、第６図及び第１２図に
示すように、ウェル領域２所定の主面部にｎ＋型の半導
体領域１０を形成する。半導体領域１０は、ＭＩＳＦＥ
Ｔのソース領域又はドレイン領域を構成する。例えば、
ヒ素をＩＸＬＯ”（ａｔｏｍｓ／ｃｍ”　）程度、８０
［ＫｅＶ］程度のエネルギでイオン注入した後、アニー
ルする。

この後、主としてンフトエラーを防止するためのｐ＋型
半導体領域１１を形成するために、マスクを形成する。

このマスクは、第６図の一点鎖線１１によって囲まれた
領域を除く部分を覆う。このマスクを形成した状態で、
マスク９及び導電層７Ｃ，７Ｄをマスクとして用いるイ
オン打ち込みを行う。これによって、所定の半導体領域
１０下に第６図及び第１２図に示すよ５に、ｐ＋型半導
体領域１１を形成する。例えば、ボロンをｌＸｌ０ＩＩ
（ａｔｏｍｓ／ｃｒｎ”　：］程度、５０　ＣＫｅＶ］
程度のエネルギでイオン注入した後、アニールする。第
６図において、半導体領域１１を形成する不純物は、一
点鎖線１１で囲まれた領域内に絶縁膜５を通して導入さ
れる。

導電層７人乃至７Ｄ、半導体領域８．１ｏは、周辺回路
を構成するＭＩＳＦＥＴの形成工程と同−製造工程によ
り形成される。また、半導体領域１１を所定のｎ＋型の
半導体領域下部、例えば、入力保護回路を構成するＭＩ
ＳＦＥＴのソース領域及びドレイン領域下部に形成して
もよい。

半導体領域１１を形成する工程の後に、第１３図に示す
ように、絶縁膜１２を形成する。この絶Ｒ膜１２は、例
えば、ＣＶＤによって形成した膜厚１０００〜２０００
［：Ａ）程度の酸化シリコン膜である。そして、所定の
導電層７Ｃ，７Ｄ及び半導体領域１０上部の絶縁膜１２
を除去して接続孔１３を形成する。

この後、電源電圧用配線１４Ａ及び抵抗素子１４Ｂを形
成するために、接続孔１３を通して所定の半導体領域１
０と接続する多結晶シリコン膜１４を形成する。多結晶
シリコン膜は、例えば、ＣｖＤによって、膜厚を１００
０〜２０００　［：　Ａ　〕程度に形成すればよい。抵
抗素子１４Ｂ形成領域以外つまり電源電圧用配線１４Ａ
となる多結晶シリコン膜に、抵抗値を低減するための不
純物を導入する。不純物として、ヒ素を用い、イオン注
入によって導入した後アニールされる。イオン打ち込み
によって不純物を導入しているので、抵抗値の制御性が
良い。また、イオン打ち込みを用いているので、不純物
導入用マスク下への不純物の回り込みが小さい。したが
って、加工寸法の余裕を小さくすることができ、抵抗素
子１４Ｂを充分に長く構成することができる。

この後、第７図及び第１３図に示すように、前記多結晶
シリコン膜をパターンニングして、電源電圧用配線とし
て使用される導電層１４Ａ及び抵抗素子Ｒ＋　　、　Ｒ
ｔ　として使用される抵抗素子１４Ｂを形成する。導電
層１４Ａを形成するために導入される不純物は、第７図
の一点鎖線１４Ｂで囲まれた領域外の多結晶シリコ／膜
に導入される。

導電層１４Ａ及び抵抗素子１４Ｂを形成する工程の後に
、絶縁膜１５を形成する。この絶縁膜１５は、例えば、
ＣＶＤによって形成した膜厚３０００〜４０００ＣＡ）
程度の酸化シリコン膜である。所定の半導体領域１０上
部の絶縁膜５，１２．１５を除去し、接続孔１６を形成
する。

この後、前記第２図及び第３図に示すように、接続孔１
６を通して所定の半導体領域１０と電気的に接続する導
電層１７を形成する。導電層１７は絶縁膜１５上を導電
層７人と交差するように列方向に延在する。導電層１７
は、例えば、スパッタによって形成されたアルミニウム
膜である。

この後に、保護膜等の処理工程を施す。これら一連の製
造工程によって、本実施例のＳＲＡＭは完成する。

以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変形し得ることは勿論である。

例えば、半導体領域１１を省略してもよい。また、メモ
リセルのフリップフロップ回路の負荷素子としてＰチャ
ネルＭＩＳＦＥ’Ｉ’を用いてもよい。

メモリセルのＮチャネルＭＩＳＦＥＴのレイアウトは変
更可能である。半導体領域１８形成のためのイオン打込
みは、絶縁膜５に接続孔６を形成した後、行なってもよ
い。半導体領域１８形成のための不純物は、接続孔６形
成後Ｋ、熱拡散によって導入してもよい。半導体領域２
０は、導電層７（７Ａ〜７Ｄ）形成前に、選択的なイオ
ン打込み又は拡散によって、形成してもよい。この場合
、不純物として、リン又はヒ素を用いることができ、導
電層７として、高融点金属（Ｍｏ、Ｔａ、Ｔｉ。

Ｗ）又はこれらのシリサイド層を用いることができ、半
導体領域１８を浅い位置に形成できる。半導体領域１１
の形状は種々変更可能である。

本発明は、ＳＲＡＭに限らず、ダイレクトコンタクト部
を有する種々の半導体集積回路＠置に有効である。

〔発明の効果〕

メモリセルのフリップフロップ回路の交差結合のための
前記ダイレクトコンタクト部下Ｋ、ダイレクトコンタク
トのための接続孔を形成する工程を利用して、ｐ＋型半
導体領域を形成したことにより、α線によって発生した
少数キャリアによるソフトエラーを防止することができ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す回路図、 第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す平面図、 第３図は、第２図の■−■切断線における断面図、 第４図乃至第１３図は、第１図〜第３図のＳＲＡＭの製
造方法を説明するための各製造工程におけるＳＲＡＭの
メモリセルを示す図であり、第４図乃至第７図は、その
平面図、 第８図乃至第１３図は、その断面図である。 第　　１　　図 第　　２　　図 第　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成された第１導電型の第１半導体領
   域と、 前記第１半導体領域内に形成され、ゲート絶縁膜とゲー
   ト電極と第２導電量のソース及びドレイン領域を有し、
   その一方のゲート電極が他方のドレイン領域に前記ゲー
   ト絶縁膜に形成された接続孔を通して直接に接続される
   ことにより、メモリセルのフリップフロップ回路を構成
   する第１及び第２のＭＩＳＦＥＴと、 前記ドレイン領域下の一部に、前記接続孔と実質的に同
   一形状で形成された前記第１半導体領域よりも高い不純
   物濃度を有する第１導電量の第２半導体領域と、 前記第１及び第２ＭＩＳＦＥＴのソース又はドレイン領
   域の下の一部に前記第１及び第２ＭＩＳＦＥＴのゲート
   電極に対して自己整合的に形成された、前記第１半導体
   領域より高い不純物濃度を有する第１導電型の第３半導
   体領域とを有する半導体記憶装置。 ２、互いのゲート電極とドレイン領域を交差結合した２
   つのＭＩＳＦＥＴからなるメモリセルを有する半導体記
   憶装置の製造方法であって、第１導電型の第１半導体領
   域上に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程
   と、 前記ゲート絶縁膜に前記交差結合のためのコンタクトホ
   ールを形成するためのマスクを形成する工程と、 前記マスクを用いて、前記第１半導体領域より高い不純
   物濃度の第２半導体領域を形成するために、前記第１半
   導体領域に第１導電型の不純物を導入する工程と、 前記マスクを用いて、前記絶縁膜にコンタクトホールを
   形成する工程と、 前記第１半導体領域内の前記第２半導体領域より浅い部
   分に、第２導電型の第５半導体領域を形成する工程と、 その一端が前記コンタクトホールを通して前記第５半導
   体領域に接続される前記ＭＩＳＦＥＴのゲート電極を形
   成する工程と、 前記ゲート電極を主なマスクとして用いて、前記第５半
   導体領域と一体に形成される前記ＭＩＳＦＥＴの第２導
   電型のソース及びドレイン領域を形成する工程とを備え
   た半導体記憶装置の製造方法。