JPS6339198A

JPS6339198A - Ｅｐｒｏｍ高速書込回路

Info

Publication number: JPS6339198A
Application number: JP61183617A
Authority: JP
Inventors: Yasutaka Yamaguchi; 山口　泰孝
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-08-04
Filing date: 1986-08-04
Publication date: 1988-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕木Ｑ　明！、ｉ、紫外９！　消去型Ｐ　ＲＯＭ　（Ｅｒ
ａｓａｂｌｅＰｒｏｇｒａｍａｂｌｅ　Ｒｅａｄ　０ｎ
ｌｙ　Ｍｅ＋＋＋ｏｒｙ　、以下ＥＰＲＯＭと称す）の
メモリトランジスタの書込みの信頼性を保ちながら高速
書込み分行うＥＰＲＯＭ高速書込回路に関する。

〔従来の技術］まず、従来のＥＰＲＯＭメモリトランジスタの基本的動
作を説明する。

第２図は一般のＥＰＲＯＭメモリトランジスタの一例の
断面図である。図中、１は半導体基板、２はトレイン拡
散層、３はソース拡散層、４．６はゲート絶縁層、５は
フローティングゲート、７はコンＩ・ロールゲートを示
す。このメモリトランジスタへの書込みは、一般にチャ
ンネル注入と称される方法によって行なわれる。すなわ
ち、このトランジスタのコントロールゲート７に約１０
〜２５Ｖの、書込電圧を印加した状態でトレイン電圧を
上昇させていくと、５〜１５Ｖ程度でチャンネル電流に
よりホットなエレクトロンがドレイン近傍で発生し、電
界によりフローティングゲート５へ達して蓄積される。

こうしてエレクトロンがフローティングゲート５に蓄積
されると、ＥＰＲＯＭメモリのトランジスタの閾値は上
昇し、従ってメモリトランジスタのドレイン電流が減少
する。

一方、メモリの消去は、紫外光によってフローティング
ゲート５中のエレクトロンを励起して基板又はコントロ
ールゲート７へ放出して行う。

この書込み動作の電流−電圧特性図は、第３図に示され
、ＲＬは書込み時の負荷特性線を示す。

まず、コン１−ロールゲート７に書込み電圧を印加した
状態で負荷トランジスタの電圧を上昇させていくと、点
■＋　　（Ｖ＋　、Ｉ　１）でチャンネル注入が開始さ
れ、メモリトランジスタのトレイン電流は減少し、つい
にはコントロール電圧とメモリトランジスタのトレイン
電圧で決定される書込飽和レベル（Ｖ２．Ｉ２）に達す
る。

従来のＥＰＲＯＭ装置では、特に高速書込み回路を用い
ずに、単に決められた１〜５ｙｙ１ｓｅｃ程度の短い単
一パルスで書込を行い、読出し状態にしてそのレベルを
確認し、更に書込の信頼性を確保するため、追加書込を
行うという方法で書込み時間を短縮していた。そのため
高速書込と称していながらも２５６にビットのＰＲＯＭ
を書込むには、５分程度要していた。

〔発明が解決しようとする問題点〕

上述した従来のＥＰＯＲＭ書込回路に於ては、書込みと
同時にそのレベルチエツクが不可能であるので、書込速
度が遅いという欠点がある。

まず第１に、書込みレベルチエ・ツクのために、書込み
状態から一度読み出し状態へ変更する必要があり、この
ため１回当り４００ｎｓｅｃ〜７００ｎｓｅｃの時間を
要していた。第２に、書込みの判断を一定レベルに達し
ているか否かで行うため、信頼性確保のために追加書込
みが必要であった。これは直接書込み後に、実際の書込
みレベルをチエ・ツクすれば不要となるために、書込み
装置の負担を少くするように実施されていない。第３に
、書込レベルの判定が従来の状態では８ビツトまとめて
行なわれるため、最も書込みの遅いビットに合せて書込
みが行なわれる。これにより、書込が速いビットは過剰
な書込が行われ、このビットの耐圧不良を発生し、これ
が原因となって書込みスピードの劣化、保持特性の劣化
、書込レベルの低下を発生させていた。

本発明の目的は、これらの欠点を除き、高速書込みので
きるＥ　Ｐ　Ｒ，ＯＭ高速書込回路を提供することにあ
る。

し問題点を解決するための手段〕本発明の構成は、ゲート絶縁膜中にフローティングゲ−
１・をも、つＥＰＲＯＭメモリ１−ランジスタに負荷ト
ランジスタを直列接続し、この負荷トランジスタを介し
て書込み電圧が前記モメリトランジスタに供給されて書
込みを行うＥＰＲＯＭ高速書込回路において、前記メモ
リトランジスタへの書込み時に供給される前記書込み電
圧が所定レファレンス電圧に対して比較する電圧比較手
段と、この電圧比較手段の出力に従って前記書込電圧が
前記レファレンス電圧より高くなったとき前記メモリト
ランジスタへの書込みを停止するゲート手段とを備える
ことを特徴とする。

本発明の構成において、電圧比較手段のレファレンス電
圧が、書込電圧に接続された負荷と、飽和レベルまで書
込まれたダミー用メモリトランジスタとを直列接続しこ
のダミー用メモリトランジスタの出力からＭＩＳダイオ
ードを介して出力するレファレンス発生回路により形成
されたものであり、また、ダミー用メモリトランジスタ
がＥＰＲＯＭメモリトランジスタのチャンネル幅または
チャンネル長と異ったチャンネル幅またはチャンネル長
をもったものであることもできる。

〔実施例〕

次に、図面により本発明の詳細な説明する。

第１図（ａ＞は本発明の高速書込回路の一実施例の回路
図である６図中、１０はＹデコーダ、１１はＸデコーダ
、１２はコンパレータ、１３はラッチ１．１４はＮＯＲ
回路、１５はアンプ、１６はフリップフロップ、１７は
出力バッファ回路を示している。負荷トランジスタＭ２
５とメモリトランジスタＭ２９との間に電圧比較器（コ
ンパレータ）１２を接続し、その出力信号をラッチ回路
１３により保持し、トランジスタＭ２Ｉ〜Ｍ２４からな
る書込み制御回路に入力し、負荷トランジスタＭ２５の
状態を制御する様にしたものである。すなわち、メモリ
トランジスタＭ２９のトレイン電圧が変化することを利
用して、書込み状態のままで書込みのレベルを検知し、
書込みを完了させている。また、書込制御回路の出力は
ＮＯＲ回路１４を介して書込完了信号として出力してい
る。

まず、読出状態から書込状態へ変化させると、Ｘデコー
ダ１１及びＹデコーダ１０の出力Ｘ＋。

Ｙ、が５Ｖ系から書込み電圧系（１０〜２５■）まで上
昇する。同時に、トランジスタＭ３２がオフとなり、読
み出しセンスアンプ系が切離されて、トランジスタＭ３
３がオンとなり、書込み確認回路が接続される。

次に、この状態の変化によって、リセットクロックφが
出力され、ラッチ回路１３をｒｌ−Ｊにセ・ソトシ、制
御信号ｒＨ，からｒｌ−Ｊに変化して書込データ（ＤＡ
ＴＡ）を受けられる状態となる。この書込データがｒＨ
，の場合、負荷トランジスタＭ２５はオンし、第３図で
説明したように、書込みが行なわれ、メモリトランジス
タのドレイン電圧は■１から■２の飽和レベルまで近づ
いていく。

この電圧が、Ｖ　Ｈ、Ｖ　２の間に設定された電圧比較
器１２のリファレンス電圧（■ｒｅｆ）より高くなるこ
とで書込みのレベルを確認して「Ｈ」レベル３出力し、
ラッチ回路１３はその状態を維持する。更に、う・ソチ
回路１３の出力はトランジスタＭ２２のゲートに接続さ
れ、このトランジスタＭ２２がオンし、負荷トランジス
タＭ２５をオフさせて書込みを停止させる。この状態は
読出し状態になるが、アドレスが変化するまで維持され
る。また、リファレンス電圧はデータ保持を考慮した書
込みレベルを判定するように所望の値に設定する。しか
る後、ラッチ信号と書込データ（ＤＡＴＡ）のＮＯＲ出
力を書込み完了信号として出力する。

書込みデータが「Ｌ」の場合、書込みは行なわれず、そ
のままＮＯＲ回路１４から書込み完了信号が出力される
。

この高速書込回路では、リファレンス電圧設定が最も重
要である。ＥＰＲＯＭメモリトランジスタは、集積密度
を最大限に上げるため、そのトランジスタチャンネル幅
、チャンネル長をフォトレジスト、エツチング等から実
用最小限のパターンまで小さくしている。このため、ロ
ット間、ウェファ−間、チップ内でもリファレンス電圧
のバラツキを生じ、従って、実施例に使用されるリファ
レンス電圧も最も書込レベルが浅くなると考えられるバ
ラツキを見込んで設定する必要がある。

次に、リファレンス電圧発生回路の一例の回路図を第１
図（ｂ）に従って説明する。

まず、書込用電源（Ｖｐｐ）に接続された負荷トランジ
スタＭ４１とダミｍｍＹセレクタＩ・ランジスタＭ４２
と、ダミーメモリトランジスタＭ４Ｓを直列に接続し、
かつ、負荷トランジスタ出力側からＭＩＳダイオードＭ
４４を介してリファレンス電圧を出力する。ダミーメモ
リトランジスタＭ４３の書込は、すべてのメモリトラン
ジスタの書込みに先立って行い、書込電圧を印加した状
態で自動的に行う。このダミートランジスタＭ４３の書
込は完全に飽和レベルまで書込む。

又、ダミーメモリトランジスタＭ４３は、内部メモリト
ランジスタの製造バラツキを見込んで、適切な書込レベ
ルとなる様に、チャンネル幅、チャンネル長、容量比を
変更した方が良く、経験的に２０％程度電流が多くなる
様にすると安定である。

又、電圧リファレンス回路は抵抗分割、負荷トランジス
タのレシオ回路で設定する回路もあるが、書込電圧によ
るレベル変動が多くマージンを見込むのが困難であり、
ダミーセルによる方式が最も良い。

〔発明の効果〕

以上説明したように、本発明は、書込電圧が印加された
状態でメモリトランジスタの書込レベルを検出し書込を
停止することにより、１度の書込み動作でデータ保持も
含めた書込レベルを得ることができ、従来の様に書込み
後読出して、書込みレベルを確認する動作が必要でなく
なり、高速の書込みができる。又、多ビツト同時書込み
を行ってら各ビット毎に書込みレベルを検出して書込を
停止することにより、過剰な書込みを防止できる効果が
ある。また、検出回路のリファレンス電圧をダミーメモ
リトランジスタにより設定するために適正な書込レベル
判定が可能である。

【図面の簡単な説明】

第１図（ａ＞は本発明の一実施例の高速書込回路の回路
図、第１図（１））は第１図（ａ＞に用いるリファレン
ス発生回路の一例の回路図、第２図は従来のＥＰＲＯＭ
メモリトランジスタの一例の断面図、第３図は第２図の
ＥＰＲＯＭメモリトランジスタのＩ−Ｖ特性図である。１・・・半導体基板、２・・・ドレイン拡散層、３・・
・ソース拡散層、４・・・第１のゲート絶縁膜、５・・
・フローティングゲート、６・・・第２のゲート絶縁膜
、７・・・コントロール−ゲート、１０・・・Ｙデコー
ダ、１１・・・Ｘデコーダ、１２・・・コンパレータ（
比較器）、１３・・・ラッチ回路、１４・・・ＮＯＲ回
路、１５・・・アンプ、１６・・・フリップフロップ、
１７・・・バッファ、Ｍ２！〜Ｍ２４・・・書込制御用
トランジスタ、Ｍ２Ｓ、Ｍ４１・・・負荷トランジスタ
、Ｍ２６〜Ｍ３１・・・メモリトランジスタ、Ｍ４２・
・・ダミー用セレクタＩ−ランジスタ、Ｍ４３・・・ダ
ミーメモリトランジスタ、Ｍ第２図

Claims

【特許請求の範囲】

（１）ゲート絶縁膜中にフローティングゲートをもつＥ
ＰＲＯＭメモリトランジスタに負荷トランジスタを直列
接続し、この負荷トランジスタを介して書込み電圧が前
記モメリトランジスタに供給されて書込みを行うＥＰＲ
ＯＭ高速書込回路において、前記メモリトランジスタへ
の書込み時に供給される前記書込み電圧が所定レファレ
ンス電圧に対して比較する電圧比較手段と、この電圧比
較手段の出力に従って前記書込電圧が前記レファレンス
電圧より高くなったとき前記メモリトランジスタへの書
込みを停止するゲート手段とを備えることを特徴とする
ＥＰＲＯＭ高速書込回路。
（２）電圧比較手段のレファレンス電圧が、書込電圧に
接続された負荷と、飽和レベルまで書込まれたダミー用
メモリトランジスタとを直列接続しこのダミー用メモリ
トランジスタの出力からＭＩＳダイオードを介して出力
するレファレンス発生回路により形成される特許請求の
範囲第１項記載のＥＰＲＯＭ高速書込回路。
（３）ダミー用メモリトランジスタがＥＰＲＯＭメモリ
トランジスタのチャンネル幅またはチャンネル長と異っ
たチャンネル幅またはチャンネル長をもつたものである
特許請求の範囲第２項記載のＥＰＲＯＭ高速書込回路。