JPS63318744A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS63318744A
JPS63318744A JP62155158A JP15515887A JPS63318744A JP S63318744 A JPS63318744 A JP S63318744A JP 62155158 A JP62155158 A JP 62155158A JP 15515887 A JP15515887 A JP 15515887A JP S63318744 A JPS63318744 A JP S63318744A
Authority
JP
Japan
Prior art keywords
lead
plating layer
layer
bump electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62155158A
Other languages
English (en)
Inventor
Kosuke Tange
丹下 孝輔
Yutaka Okuaki
奥秋 裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP62155158A priority Critical patent/JPS63318744A/ja
Publication of JPS63318744A publication Critical patent/JPS63318744A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、テープキャリア方式等により製造される半導
体装置、特にそのバンプ電極に接続されるリードに関す
るものである。
(従来の技術) 近年、集積回路(IC)及び大規模集積回路(LST)
等において、半導体素子上の外部導出用電極と外部接続
用リードとの接続には、いくつかの方法が開発されてい
る。そのうち、良く知られた方法としてワイヤボンディ
ング法がある。このワイヤボンディング法は前記電極と
リード間を金属細線で結ぶもので、その接続には熱圧着
もしくは超音波等が用いられている。この方法は、電極
数が少ない場合には接続部の信頼性が高いが、近年のL
SIのように多機能化に伴い電極数が例えば100〜1
50 端子と増大してくると、不都合を生じるようにな
ってきた。即ち、接続箇所が高密度化する上に、金属細
線1本につき2箇所の接続を必要とするので、接続部の
信頼性が低下すると共に、低コスト化の実現が困難であ
った。
このような困難を解決するために、前記電極とリード間
を金属細線を用いずに接続するワイヤレスポンディング
法が開発され、その一つの方法としてテープキャリア方
式がある。このテープキャリア方式は、ウェハプロセス
段階で半導体素子上にバンプ電極を形成し、このバンプ
電極とキャリアテープ上に形成されたリードとを直接接
続するものである。
従来、この種の技術としては、特開昭54−15296
3@公報に示されるものがめった。以下、その構成を図
を用いて説明する。
第2図は従来のテープキャリア方式による半導体装置の
一構成例を示す部分断面図である。
シリコン等から成る半導体基板1上にはシリコン酸化膜
2が形成され、その上にアルミニウム(A、l! )配
線層に接続されたA、Q電極パッド3及び層間絶縁膜4
が形成されている。ざらに、パッシベーション膜5及び
下地金属層6が被着され、その下地金属層6上には金(
^U)から成るバンプ電極7が形成されている。バンプ
電極7の表面にはメッキ処理により錫(Sn)層8が形
成され、ざらにその30層8は薄いAu膜層で被覆保護
されている。
このように構成された半導体素子の前記バンプ電極7に
は、テープキャリア方式によるリード10が接続される
。リード10はフィルム状のキャリアテープ11上に形
成された銅(Cu)パターンから成るもので、その表面
にはAU層12による被覆が施されている。
このリード10をバンプ電極7上に熱圧着するが、その
際バンプ電極7表面のAu膜層が容易に破れ、^u−3
n接合部13が容易に達成される。
以上のような半導体装置においては、バンプ電極7上の
80層8はAu膜層により被覆されているので、30層
8の汚染が防止され、強固なへu−3n接合が得られる
。また、Au−Sn接合部1aLX外のバンプ電極7表
面とり一ド10の表面は、それぞれAu159゜12に
より被覆されているので、sn膜層の溶融による短絡不
良等が防止できるという利点を有している。
(発明が解決しようとする問題点) しかしながら、上記構成の半導体装置においては、半導
体ウェハに形成された多数の半導体素子にバンプ電極7
を形成し、その後バンプ電極7上に30層8及び^ul
H9をメッキにより形成するので、半導体ウェハの処理
工程が増加し、次のような問題点があった。
(1)前記処理工程の増加に伴い製造工数が増大すると
共に、半導体ウェハをハンドリングする機会も増えるの
で、半導体ウェハ破損の発生頻度が高くなり、歩留りが
低下するおそれがある。
(2)リード10の上からボンディングツールにより加
圧、加熱して熱圧着するが、バンプ電極7上の30層8
及びへ〇層9が溶融するまでに長い時間を要し、半導体
素子の特性に変動を来たすおそれがある。また、時間を
短縮するために加圧力を増せば、パッシベーション膜5
等にクラックが発生するおそれを生じる。
(3)半導体素子上のバンプ電極7の高さが不揃いの場
合には、低いバンプ電極7に対する熱伝導が悪く、溶融
金属の不足による接続強度のばらつきを生じる。
(4)半導体ウェハの処理工程において、バンプ電極7
.30層8及びAu膜層を形成するために、それぞれ専
用のメッキ装置が必要となり、製造設備上の不利益をも
たらす。
本発明は、前記従来技術がもっていた問題点として、製
造工数が増大する点、歩留りが低下する点、半導体素子
の特性に変動を来たすおそれがある点、接続強度のばら
つきが大ぎい点、及び製造設備上の不利益をもたらす点
について解決した半導体装置を提供するものである。
(問題点を解決するための手段) 本発明は、前記問題点を解決するために、半導体素子と
、この半導体素子上に形成されたバンプ電極と、このバ
ンプ電極に接続されたリードとを備えた半導体装置にお
いて、前記リードに、該リード表面に被着された第1の
メッキ層と該第1のメッキ層上に被着された第2のメッ
キ層とから成る金属被膜層を形成したものである。
(作 用) 本発明によれば、以上のように半導体装置を構成したの
で、リードに形成された第1のメッキ層と第2のメッキ
層から成る金属被膜層は、リードを加熱するホンディン
グツールの熱を効率良く受け、比較的低温かつ短時間で
溶けて多量の溶融金属を生じる動きをする。これにより
、半導体素子の特性の変動やクラックの発生か防止され
る。また、前記多量の溶融金属は高さの低いバンプ電極
にも確実に到達し、均一な接続強度を保つ。
上記の働きにより、バンプ電極にSn層及びALJWを
設ける必要がなくなり、半導体ウェハの処理工程の増加
を抑制して製造工数の増大を防止すると共に、半導体ウ
ェハの歩留りが向上する。また、Sn層及びAllを形
成するためのメッキ装置も不要となる。
したがって、前記問題点を除去することができる。
(実施例) 第1図は本発明の実施例を示す半導体装置の部分断面図
である。
半導体素子20の半導体基板21上には、フィールド酸
化膜22が形成され、その上にAρ電極パッド23が形
成されている。さらにフィールド酸化膜22上にはリン
ケイ酸ガラス(PSG)等から成るパンシベーション膜
24が選択的に形成されている。AJ)電極パッド23
上には下地金属層25が形成され、その上にAu、 S
n、半田もしくはAu−31111共晶ら成るバンプ電
極26が形成されている。
上記構成の半導体索子20のバンプ電11i26上には
、テープキャリア方式によるリード27のインナーリー
ド部27−1が接続されている。インナーリード部27
−1には金属被膜層28が形成されている。金属被膜層
28は、インナーリード部27−1表面に被着されたS
n或は半田等から成る第1のメッキ層28−1と、第1
のメッキ層28−1上に被着されたAu或はAQ等から
成る第2のメッキ層28−2とにより構成されている。
この金属被膜層28とバンプ電極26の接続部29は、
Au−3n共晶合金が形成されることにより溶着されて
いる。
以上のように構成された半導体装置の製造方法例を第1
図、第3図及び第4図を用いて説明する。
第3図はテープキャリア方式による半導体素子20とリ
ード27のホンディング状態を示す平面図でおり、第4
図は第3図のA−A線断面図である。
ポリイミドフィルム等から成るキャリアテープ30は、
映写用フィルムとほぼ同様の幅及び送り穴31を有し、
その中央部付近には半導体素子20を収容するための開
口部32が形成されている。このキャリアテープ30上
に銅箔を貼着し、所定のパターンにエツチング加工を施
ずことにより複数のり−ド27を形成する。これらのり
−ド27は開口部32内に突出し、支持枠33に接着さ
れて互いに支持されている。
次に、リート27の内方端部、即ちインナーリード部2
7−1の表面に、Snメッキまたは半田メッキ等を施し
て第1のメッキ層28−1を被着し、その上にAuまた
は酊等の第2のメッキ層28−2を被着して金属被膜層
28を形成する。
次いで、金属被膜層28か形成されたインナーリード部
27−1を半導体素子20のバンプ電極26に位置合わ
せし、第1図に示すようにインナーリード部27−1上
からホンディングツール34を押し当て、加圧する。同
時に、ボンディングツール34にパルス電流を流して発
熱させれば、インナーリード部27−1とバンプ電極2
6の接続部29は熱圧着される。
このとき、ボンディングツール34による加熱は直接イ
ンナーリード部27−1に対してなされるので、第1の
メッキ1i2B−1及び第2のメッキ層28−2は効率
良く溶融し、例えば280 ’C〜420 ’C程度の
比較的低温において多量の溶融金属が得られる。これに
より、接続部29にはAU−311共晶合金が形成され
、インナーリード部27−1とバンプ電極26の接続が
迅速かつ確実に行なわれる。また、前記多量の溶融金属
により、バンプ電極26の高さが多少不揃いで必っても
、金属被膜層28とバンプ電極26が少なくとも当接し
ていれば、安定した接続強度が得られる。なお、前記ボ
ンディングツール34による加熱の際に、ホンディング
ツール34接触側の金属被膜層28も溶融するが、ボン
ディングツール34はステンレス等により構成されてお
り、その表面には酸化被膜が形成されているので、溶融
金属がボンディングツール34に付着することはない。
本実施例においては、次のような利点を有する。
(i) インナーリード部27−1の金属被膜層28は
比較的低温でしかも短時間で溶融するので、加熱による
高温で半導体素子20の特性が損われることはない。ま
た、必要以上に加圧力を高める必要もないので、パッシ
ベーション膜24等にクラックが発生するおそれもない
(ii)  多量の溶融金属が得られるので、高さの低
いバンプ電極26に対しても確実な接続がなされる。そ
れ故、バンプ電極26の高さにばらつきがあっても、安
定した接続強度が得られる。
(iii)  バンプ電極26に5nlfi及びAu1
iを形成する必要がないので、半導体ウェハの処理工程
数を減少させ、製造工数を削減することができる。イン
ナーリード部27−1に金属被膜層28を形成するが、
そのためのメッキ作業は半導体ウェハの処理工程には含
まれず、しかも容易に形成可能なので、前記製造工数の
削減が可能になる。
(iv)  半導体ウェハの処理工程数の減少に伴い、
半導体ウェハをハンドリングする機会も減少するので、
半導体ウェハの破損率が低下し、歩留りが向上する。
(V)  バンプ電極26にSn層及びAu層を形成す
る必要がないので、そのためのメッキ設備を半導体ウェ
ハの処理工程から除去することができる。
なお、本発明は図示の実施例に限定されず種々の変形が
可能であり、例えば次のような変形例が挙げられる。
(イ) 第1図においては、リード27のインナーリー
ド部27−1の表面全域に金属被膜層28を形成するこ
ととしたが、これに限定されない。例えば、インナーリ
ード部27−1のバンプ電極26接触面のみに形成して
もよいし、リード27の全表面に形成してもよい。
(ロ) 上記実施例においては、テープキャリア方式に
よる半導体装置の例について説明したが、これに限定さ
れない。バンプ電極26またはこれに相当するものに接
続されるすべてのリードに対して適用可能である。
(ハ) リード27の材質は銅(Cu)に限定されず、
例えばCu合金、A、Q及びニッケル(Ni)等とする
こともできる。
(発明の効果) 以上詳細に説明したように本発明によれば、リードに第
1のメッキ層と第2のメッキ層から成る金属被膜を形成
したので、リードとバンプ電極の接続時において、半導
体素子の特性が損われたり、パッシベーション膜等にお
けるクラックの発生を防止することができると共に、バ
ンプ電極の高さにばらつきがあっても確実な接続を行な
うことができる。また、製造工数の削減を図れる上に、
歩留りの向上と製造設備の簡略化も可能になる。
したがって、半導体装置の信頼1生を高め、かつ生産効
率を向上させるという効果がある。
【図面の簡単な説明】
第1図は本発明の実施例を示す半導体装置の部分断面図
、第2図は従来の半導体装置の一構成例を示す部分断面
図、第3図は第1図の半導体素子とリードのボンディン
グ状態を示す平面図、及び第4図は第3図のA−A線断
面図である。  120・・・・・・半導体素子、21
・・・・・・半導体基板、23・・・・・・^1電極パ
ッド、26・・・・・・バンプ電極、27・・・・・・
リード、27−1・・・・・・インナーリード部、28
・・・・・・金属被膜層、28−1・・・・・・第1の
メッキ層、28−2・・・・・・第2のメッキ層、29
・・・・・・接続部、30・・・・・・キャリアテープ
、34・・・・・・ボンディングツール。 出願人代理人  柿  本  恭  成第2図 枯3因のA−A線断面図 第4図

Claims (1)

  1. 【特許請求の範囲】 1、半導体素子と、この半導体素子上に形成されたバン
    プ電極と、このバンプ電極に接続されたリードとを備え
    た半導体装置において、 前記リードに、該リード表面に被着された第1のメッキ
    層と該第1のメッキ層上に被着された第2のメッキ層と
    から成る金属被膜層を形成したことを特徴とする半導体
    装置。 2、前記第1のメッキ層は、錫、半田、鉛、インジウム
    及び金−鉛合金のいずれか一つから成る特許請求の範囲
    第1項記載の半導体装置。 3、前記第2のメッキ層は、金、銀及び金−錫合金のい
    ずれか一つから成る特許請求の範囲第1項記載の半導体
    装置。
JP62155158A 1987-06-22 1987-06-22 半導体装置 Pending JPS63318744A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62155158A JPS63318744A (ja) 1987-06-22 1987-06-22 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62155158A JPS63318744A (ja) 1987-06-22 1987-06-22 半導体装置

Publications (1)

Publication Number Publication Date
JPS63318744A true JPS63318744A (ja) 1988-12-27

Family

ID=15599793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62155158A Pending JPS63318744A (ja) 1987-06-22 1987-06-22 半導体装置

Country Status (1)

Country Link
JP (1) JPS63318744A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0474499A2 (en) * 1990-09-05 1992-03-11 Shinko Electric Industries Co. Ltd. Lead frame for a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0474499A2 (en) * 1990-09-05 1992-03-11 Shinko Electric Industries Co. Ltd. Lead frame for a semiconductor device
EP0474499A3 (en) * 1990-09-05 1993-03-10 Shinko Electric Industries Co. Ltd. Lead frame for a semiconductor device

Similar Documents

Publication Publication Date Title
US5118370A (en) LSI chip and method of producing same
US5960262A (en) Stitch bond enhancement for hard-to-bond materials
JP2001230360A (ja) 半導体集積回路装置およびその製造方法
EP1367644A1 (en) Semiconductor electronic device and method of manufacturing thereof
JP2839019B2 (ja) 半導体装置の製造方法
JPS63318744A (ja) 半導体装置
JPH0817870A (ja) 半導体装置
JPH0350736A (ja) 半導体チップのバンプ製造方法
JP2974840B2 (ja) 半導体素子の実装方法
JPH02312240A (ja) バンプ形成方法およびバンプ形成装置およびバンプ
JP2716355B2 (ja) 半導体装置の製造方法
JP2001094004A (ja) 半導体装置、外部接続端子構造体及び半導体装置の製造方法
JPH08236575A (ja) 半導体装置及びその製造方法
JP3635151B2 (ja) 半導体装置および半導体装置の製造方法
JPS5815252A (ja) バンプ構造
JPS62196839A (ja) ハイブリツド型半導体装置
JP3674550B2 (ja) 半導体装置
JP3550946B2 (ja) Tab型半導体装置
JP2629633B2 (ja) 半導体装置の製造方法
JP2001085595A (ja) 半導体装置及びそれを用いた電子装置及びその製造方法
JP2010141112A (ja) 半導体装置および半導体装置の製造方法
JPS5868945A (ja) フリツプチツプボンデイング法
JP2000012621A (ja) 半導体装置およびその製造方法
JPH011248A (ja) 半導体装置の製造方法
JPH03167835A (ja) 半導体チップの実装方法