JPS6331817B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の背景〕 本発明はメモリ・システムに係り、更に詳細に
説明すればメモリの障害領域の代わりに他の正常
領域を置換領域として効率的に使用するようにし
たメモリ・システムに係る。

一般に、大容量のメモリ・システムは、同一構
成を有する多数のメモリ素子を組合せて製造され
ることが多い。たとえば、多数の基本記憶モジユ
ール（BSM）を並列に配列してメモリ・システ
ムを構成する場合には、各BSMのアドレス・バ
ス及びデータ・バスはメモリ制御へ結合される。
これらのバスに加えて、各BSMは、多数のメモ
リ・アレイ、バツフア、タイミング、制御手段等
を含む。一方、メモリ・アレイ自体の製造は高い
除去率、すなわち初期段階で多くの構成要素が完
全ではないという事実によつて特徴づけられる。
従つて、多数の半導体メモリ・セルを有するメモ
リ・アレイを大量生産する場合には、依然として
低い歩留り（たとえば、50％以下）が問題にな
る。というのは、所与のメモリ・セルが正常に動
作しなければ、このメモリ・セルを含むアレイ全
体も正常に動作しないからである。この歩留りを
向上させる試みは成功しないことが多かつたが、
その主たる理由は、各チツプ上のセルの数が継続
的に増大し、各回路中の素子の数が増大するにつ
れて、障害の確率も増大したという点にある。

コスト係数を一定として、歩留りを向上させる
ために完全でない、すなわち部分的に完全なメモ
リを使用する技法が提唱された。すなわち、障害
のある構成要素を含むメモリ・システムを利用す
ることが試みられたのである。この分野における
代表的な先行技術は、メモリの障害位置を固別的
な配線によつて回避するというものである。この
技法は障害のあるメモリ・モジユールの利用を可
能とするけれども、経費が余分にかかるばかり
か、製造上の問題をも惹起する。大量の障害テス
ト動作を必要とし、そのために相当の労力をも必
要とするからである。

部分的に完全なメモリを使用する技法について
は、米国特許第3644902号、第3714637号、第
3765001号及び第3781826号に詳しく記述されてい
る。この技法は実効的な歩留りを向上させるが、
障害セルを含むメモリ領域中に存在する使用可能
ビツトを犠性にしており、そして完全なBSMに
比較して一層多いチツプを必要とする。また、こ
の技法は余分のスペース、電力及び冷却能力を必
要とし、設計上及び製造上の問題を複雑にする。
さらに云えば、BSMが編成された後に生ずるよ
うな障害を回復するために、この技法を適用する
ということは全く行われていない。

他の技法も障害位置を含むメモリが利用可能で
あることを認識しており、これらの位置を単にス
キツプしたり（IBM Technical Disclosure
Bulletin，Vol.20，No.５，October1977，
Page1841参照）、又はこれらの位置を専用の冗長
メモリ領域からのスペア位置で置換えるようにし
ている（IBM Technical Disclosure Bulletin，
Vol.12，No.９，February1970，Page1441参照）。
このような冗長メモリ領域の使用はメイン・メモ
リでも行われる（米国特許第4051560号参照）。

他の先行技術では、メイン・メモリの非専用モ
ジユールを障害モジユールの代わりに使用しうる
ことが認識されている。この非専用モジユールを
置換のために選択することができるのは、メモ
リ・システム全体の動作においてその優先順位が
低いからである。米国特許第4150428号では、所
与のモジユールで障害が検出される前に置換モジ
ユールの指定が行われ、そして障害が検出された
後、この置換モジユールは障害モジユールと同じ
データをロードされる。優先順位が低い置換モジ
ユールには、たとえば読出し／書込み動作の際に
高いアドレスを有するもの又はスクラツチ・パツ
ド領域がある。

米国特許第3633175号は、メイン・メモリ及び
補助メモリを有する耐障害メモリ・システムを記
述している。メイン・メモリに含まれる障害位置
のアドレスを記憶するために、連想メモリが設け
られる。また、障害のないデータを保持する補助
メモリ中のアドレスが記憶される。読出し動作の
間、メモリ・アドレス・レジスタ中のアドレスが
メイン・メモリを動作させるためにアドレス解読
器へ供給される前に、連想メモリはこのアドレス
を障害位置のアドレスと比較する。これらのアド
レスが一致すると、連想メモリはアドレス解読器
へ補助メモリ中のアドレスを供給することによ
り、割当てられたスペア・アドレス位置との情報
交換を行わしめる。このようにして耐障害メモ
リ・システムが提供されるが、このメモリ・シス
テム全体の動作は補助メモリ及び連想メモリに対
し透明にされている。

この点に関し、米国特許第3633175号はメイ
ン・メモリＭ１及び補助メモリＭ２がメモリＭの
一部であるか、又は別個の集積回路チツプ若しく
は別個の磁気メモリ構造として構成されうること
を記述している。しかしながら、これらのメモリ
の物理的位置に拘わりなく、補助メモリの２領域
はメイン・メモリの障害位置に記憶されていたデ
ータを保持するために予約されている。

前述の先行技術は、メモリ・システムを構成す
るに際し部分的に完全な構成要素を使用すること
を認識しているけれども、その設計概念は、不当
に多いメモリ・ユニツトを必要とするか、又は予
備ブロツクとしての別個の専用モジユールを必要
とする。すなわち、スペア位置又は特別の予備ブ
ロツクを利用するという先行技術の設計基準は、
依然として、少くとも部分的に完全なメモリ部分
を必要とするという制限を甘受せざるを得ないの
である。部分的に障害のある構成要素は利用可能
ではあるが、その結果的なメモリ・システムは必
要以上に大容量になりがちであり、そして比較的
効率が低いことが明らかである。

従つて、本発明の目的は、障害位置を含むメモ
リを使用してメモリ・システムを構成するにあた
り、メモリ・システム全体のサイズを増大させな
いことにある。

本発明の他の目的は、あたかもすべての構成要
素が完全であるかの如く設計され且つ実現された
メモリ・システムを提供することにある。

本発明の他の目的は、通常の動作中に障害に遭
遇したときでも、効率の低下を伴わずに動作する
ような耐障害メモリ・システムを提供することに
ある。

本発明の他の目的は、製造時の歩留りを通常の
メモリ・システムよりも経済的に実現することが
できるような耐障害メモリ・システムを提供する
ことにある。

〔発明の概要〕

本発明の前提をなすメモリ・アーキテクチヤ
は、先行技術のそれとは異なつている。一層詳細
に説明すれば、本発明は１ビツト・エラーの訂正
が可能なメモリ・システムを構成する際に部分的
に完全な構成要素を利用するが、このメモリ・シ
ステムはあたかもそのすべての構成要素が完全で
あるかのように構成されるのである。本発明の出
発点となる基本的な認識は、部分的に完全な構成
要素を利用して構成されたメモリ・システムで
は、すべての訂正不能エラーのうち約半分は、メ
モリ中の１ダブルワードのみ２個の障害が整列す
ることに起因する、というものである。また残り
の訂正不能エラーのうち恐らくその半分は、整列
した複数の障害を含む比較的少数のダブルワード
に起因するものと認識されている。

このような認識に基いて、２ビツト・エラーを
含む比較的少数の論理ライン（128バイト＝16ダ
ブルワード）は、メモリの任意の置換領域にある
完全なラインと置換される。併しながら、前述の
先行技術とは対照的に、動的に割振りを解除され
るメイン・メモリの所与の部分が置換領域として
提供される。従つて、置換アドレス・レジスタへ
適当なページ・アドレスを挿入することによつ
て、メイン・メモリの任意の部分から置換領域が
選択される。かくて、障害を受容し且つ修復又は
或る種のエラー訂正が行われるまでメイン・メモ
リの完全な部分を使用することによつて、耐障害
メモリ・システムを提供することができる。

読出し動作中に訂正不能エラー（整列した２個
のハード障害）が検出された場合、このメモリ・
システムは周知の、１エラー訂正／２エラー検出
（SEC―DED）技法を利用することによつて回復
を試みる。この回復シーケンス中に２個のハー
ド・エラーが検出されたならば、エラーのあるダ
ブルワードについて訂正ビツト・パターンが決定
され、次いで訂正済みのダブルワードがメモリ制
御へ送られて当該ラインへ直接挿入される。また
メモリ制御は、２ビツト・エラーを有することが
判つている障害ラインを置換するために、メモリ
の選択された置換領域にあるラインのアドレスを
選択する。次いで、メモリ・システムは障害ライ
ンのアドレス及びこれに対応する置換ラインのア
ドレスのうち下位５ビツトを、置換アドレス・ア
レイに書込む。これは後でアドレス比較のために
使用される。次いで、メモリ・システムは書込み
サイクルの間に正しいデータ・ラインを置換ライ
ンへ書込み、そして最後のチエツクポイントから
プログラムが再始動される。

その後、読出し又は書込み動作のためにメモ
リ・アクセスが行われる都度、参照されたライ
ン・アドレスが置換アドレス・アレイに記憶され
たアドレスと比較される。もしアドレス一致が検
出されるならば、置換領域中の適切なラインがア
クセスされる。また、置換領域が障害を有するよ
うになつた場合には、置換アドレス・レジスタへ
新しい置換ページ・アドレスを挿入することによ
つて、メモリの異なる部分を新しい置換領域とし
て指定することができる。

本発明のメモリ・アーキテクチヤは、すべての
構成要素が完全であるという仮定に基いて構築さ
れる。現場で使用中に障害を有するようになつた
ラインを置換するために、置換アドレス・アレイ
は非常に小さく維持することができる。というの
は、置換は一時的に、すなわち次の修復活動の予
定時期まで行われるにすぎないからである。修復
が行われると、障害はもはや整列せず、従つてラ
インの置換を行うことも不要となる。置換ページ
は通常のサービスに戻され、そしてメモリ・シス
テムの動作は、次の訂正不能エラーが検出される
まで、あたかもすべての領域が完全であるかのよ
うに進行する。或る先行技術は障害のある構成要
素を使用して製造効率を改善することに係り、他
の先行技術はメモリ・システムが構成された後に
生ずるような障害を処理することに係るが、本発
明は両者の問題に適用することができる。

〔実施態様の説明〕

本発明は複数のメモリから成るメモリ・システ
ムに適用することができる。これらのメモリは第
１図に示すように基本記憶モジユール（BSM）
を利用して構成され、各BSMはメモリ・アレイ、
バツフア、タイミング及び制御手段等を含む。図
示の如く、BSMはアドレス・バス及びデータ・
バスを介してメモリ制御へ接続され、これによつ
てBSMとメモリ・システムの他の部分との間の
データ転送を制御する。書込みシーケンスの間、
メモリ制御はデータ（たとえば１ライン＝128バ
イト）をBSM中のバツフアへ転送し、次いでラ
イン・アドレスを供給して書込みサイクルを開始
させる。読出し動作の間、メモリ制御はBSMヘ
ライン・アドレスを供給し、読出しサイクルを開
始させ、そしてそのサイクルの完了時に、BSM
バツフアからのデータをその行先へ転送する。

このようなメモリ・システムでは、最初の段階
でデータ転送をテストするのが普通であり、たと
えばこの目的のためにエラー訂正符号（ECC）
論理を使用して72ビツト境界でテストが行われ
る。72ビツト・ブロツクはダブルワード境界を形
成し、そしてECC論理はその転送中に１ビツ
ト・エラーを訂正する。１ビツトより多いエラー
は訂正不能エラーとして通知される。かかる多重
ビツト・エラーは一般に２ビツト・エラーとして
知られており、これに関連して多重ビツト・エラ
ーの組合せの決定に基く種々の回復技法が試みら
れる。たとえば、１個のハード・エラーと１個の
ソフト・エラー（反復不能エラー）の組合せに起
因するエラーを回復するために或る技法を試みる
ことができる。この技法によれば、診断ルーチン
が呼出され、訂正不能エラーを生ぜしめたダブル
ワード中の１個のハード・エラーを識別するとと
もに、当該ビツトを反転することが行われる。次
いで、ECC論理を使用してソフト・エラーを訂
正した後、訂正済みのダブルワードがメモリへ書
戻される。この段階で、プログラムは最後のチエ
ツクポイントから再始動されうる。

ECC論理自体は当該分野では周知であり、た
とえばM.Y.Hsiao：“Ａ Class of Optimal
Minimum Odd―Weight―Column SEC―DED
Codes”，IBM Journal of Research and
Development，Vol.14，July 1970，pp.395―401
に記述されており、また米国特許第3656107号及
び第4139148号にも記述されている。

部分的に完全なメモリに存在する障害のメカニ
ズムを分析した結果によれば、すべての訂正不能
エラーのうち約半分は、メモリの１ダブルワード
にのみ２個の障害が整列することに起因すること
が判つた。残りのエラーのうち多くのものは、整
列した複数の障害を含む比較的少数のダブルワー
ドに起因する。それゆえ、大容量のメモリ・シス
テムでは、２ビツト・エラーを含む論理ラインの
数は比較的少ないのが普通である。従つて、かか
る少数の訂正不能エラーに対処するために、たと
えば4096バイトの長さを有する完全な１ページの
割振りを解除することは、効率的な方法とは云え
ない。本発明は複数のBSMを使用して構成され
た大容量メモリ・システムの編成に留意し、そし
てすべての構成要素が完全であるとの仮定に基
き、障害を含むダブルワード又はラインだけを訂
正不能エラーを含まない同様の構成要素で置換す
るようにしている。

第２図には、本発明に従つたライン置換機構が
示されている。複数のBSMから成るメモリ２は、
たとえば512Kのダブルワードを保持する。代表
的な例では、メモリ２は1024ページを保持し、各
ページは32ラインから成る。

メモリ２はあたかもすべての構成要素が完全で
あるかのように構成されており、従つて訂正不能
エラーが検出された場合には、保守コンソール
（図示せず）又は回復ハードウエアがこのエラー
の回復を試みる。この際に遭遇するパターンは、
この訂正不能エラーが回復可能であるか（１個の
ハード・エラーと１個のソフト・エラーの組合せ
又は２個のハード・エラーの場合）又は回復不能
であるか（２個のソフト・エラーの場合）を指示
する。２個のハード・エラーに対する回復シーケ
ンスの間、ハードウエアはエラー状態にあるダブ
ルワードの訂正ビツト・パターンを決定し、訂正
済みのダブルワードをメモリ制御へ送つてこれを
当該ラインへ直接挿入させる。一般に、回復シー
ケンスは長時間を必要とし、従つてメモリ・シス
テムの性能に悪影響を与えるので、障害ラインを
置換することが望ましい。

第２図に示すように、メモリ２の選択された置
換領域１にあるラインは、２ビツト・エラーを含
むことが知られているラインを置換するために使
用される。このため、メモリ・システムは、障害
ラインのアドレス３及び選択された置換領域１に
ある対応する置換ラインのアドレスのうち下位５
ビツトを、置換アドレス・アレイ４へ書込む。こ
れらのアドレスは、後でアドレス比較のために使
用される。図示の如く、置換領域１は例えば１ペ
ージの容量を有しており、そこに32個の連続した
置換ラインを収容することができる。

第２図の置換アドレス・アレイ４はメモリ２と
は別個に、例えばメモリ制御中に存在する様に示
してあるが、アドレス比較器（後出）はメモリ２
又はメモリ制御のいずれに配置されてもよく、又
これらに分散配置されてもよい。この選択は（ス
ペース、電力、実装、技術、タイミング等の側面
を含む）設計上のトレード・オフに基いて行われ
る。次いで、回復ハードウエアはメモリ２に書込
みを行わしめることにより訂正済みのデータ・ラ
インを置換ラインへ記憶し、そして最後のチエツ
クポイントからプログラムが再始動される。

読出し又は書込み動作のためにメモリ２が後で
アクセスされる場合、まず参照ラインのアドレス
が置換アドレス・アレイ４に記憶されたアドレス
と比較される。もしこれらのアドレスが一致すれ
ば、置換領域１中の適切なラインが参照される。

ライン置換技法は、修復の必要性を遅らせるの
に特に有用である。というのは、これは殆んどの
エラーのオンライン回復を可能にするだけでなく
ページの割振り解除を伴わずに障害ページの一時
的修正を可能とするからである。障害ラインの数
が置換可能なラインの数に接近する場合、適当な
時期に修復作業を行つて整列関係にある主要な障
害をクリアするとともに、ライン置換を使用して
残つた少数の障害ラインを置換することができ
る。

現に市販されている論理で第２図のメモリ・シ
ステムを実現すると、（置換の対象とならない）
通常のラインに対するアクセスが遅れることがあ
る。第３図は、第２図のライン置換機構より一層
少数の置換ライン、従つて一層少数の論理遅延ス
テージを使用して実現されたライン置換機構を示
す。実際の実現形態は、置換ラインの数と受容可
能なアクセス遅延とをバランスさせねばならな
い。第３図の実現形態では、置換ラインの数は第
２図の32ラインから16ラインへ減少されている。
また、16ビツトのアドレス・バス１０が使用され
ている。

第３図には、本発明に従つたライン置換を実現
するための技法が示されている。本発明によれ
ば、ライン置換は既知の多重ビツト障害を含む記
憶位置の参照を動的に迂回するために行われる。
すなわち、この参照を完全であることが判つてい
る予定の記憶位置へ変換することによつて、訂正
不能エラーが回避されるのである。この機能を充
足するために、アドレス・バス１０は修正の対象
となる。一般に、このアドレス・バス１０は少く
とも16ダブルワード（１ライン）をアドレスする
ことができる。この修正を行うには、アドレス通
路に既知の障害記憶位置に対する参照を検出し且
つこれを置換するための論理が必要である。ま
た、当初の検出、置換割振り及びBSM置換ハー
ドウエアの初期設定を管理するために、メモリ・
システム中のソフトウエアが必要である。メモリ
の或る領域は、置換領域として使用されねばなら
ない。このようにして初期設定された後は、メモ
リ２の機能はメモリ・システム全体の動作に対し
透明となる。

第３図のライン置換機構は、16ビツト巾のアド
レス・バス１０について16アドレスの置換を行な
う。最初の段階では、12ビツトの置換アドレス・
レジスタ１２は置換ページのアドレスを保持し、
16個の比較アドレス・レジスタ１４は最大16個の
障害ラインのアドレスを保持する。これらのレジ
スタはスキヤン制御を介して保守システム・ソフ
トウエアによつて初期設定され、よつてスキヤ
ン・データ・イン線１６及びスキヤン・データ・
アウト線１８からデータを受取る。

16ビツトの引数アドレス・レジスタ２０は、読
出し／書込み動作ごとに到来するメモリ・アドレ
スをラツチする。第３図に示した16ビツト巾のア
ドレス・バス１０は、参照アドレス・レジスタ２
０の１入力を形成する。参照アドレスは、16個の
比較器２２において、16個の比較アドレス・レジ
スタ１４中のアドレスと比較される。もしいずれ
かのアドレスが一致すれば、置換アドレス・レジ
スタ１２にある12ビツトの置換ページ・アドレス
及び比較結果を符号化した４ビツト出力が、この
機構からゲート・アウトされる。比較結果の符号
化は、16／４符号器兼ORゲート・アレイ２４を
利用して行われる。このような論理アレイは当該
分野では周知であるから、その詳細は省略する。
第３図に示すように、アドレス一致が存在する場
合は、12ビツトの置換ページ・アドレスと比較結
果を符号化した４ビツト出力がゲート・アウトさ
れるのに対し、アドレス一致が存在在しない場合
には、参照アドレスがゲート・アウトされる。こ
のように、置換ラインのアドレスを得るために論
理アレイ２４からの符号化出力を使用すると、ス
キヤン・リングにおける各比較アドレス・レジス
タ１４の位置は置換ページにおける障害ラインの
位置と一定の対応関係を有するようになる。

各比較アドレス・レジスタ１４が使用されてい
ないときは、そこからスプリアス信号が発生され
ないようにしなければならない。そうするために
比較アドレス・レジスタ１４の上位12ビツトに置
換アドレス・レジスタ１２の内容をロードすると
ともに、下位４ビツトに当該比較アドレス・レジ
スタの位置を表わす４ビツトの位置アドレスをロ
ードすることができる。この結果、置換ページに
おける未使用中ラインが参照アドレスを介して参
照されると、一致信号及びこの参照アドレスに等
しい置換アドレスが発生されることになる。従つ
て、この実現形態は論理アレイのサイズと受容可
能なアクセス遅延との間のトレード・オフを表わ
す。

本発明によれば、動的に割振りを解除されるメ
モリの部分を使用することによつて、置換を動的
に、オンライン式に行うことができる。このよう
なメモリ・アーキテクチヤを利用すれば、顕著な
効果を享受することができる。第１に、確立され
た２ビツト・エラー回復技法と関連して、整列し
た障害に起因するタスク打切りを殆んど完全に回
避することができる。かくて、メモリ・システム
のスループツトが改善され且つユーザの満足が得
られることは明らかである。

障害領域の効率的な置換によつて、一層重要な
効果を享受することができる。すなわち、確立さ
れたECC論理と関連して、部分的に完全な構成
要素のみを使用してメモリを構成することができ
るばかりか、設計及び製造の面で先行技術のよう
に徒らに複雑な要素を必要とすることもない。云
いかえると、このメモリはすべての構成要素が完
全であるという仮定に基いて構成され、置換メモ
リとしての別個の予約ブロツク又は不当に大きい
メモリの使用を必要としない。というのは、障害
ワード／ラインの置換は障害位置をスキツプする
ような技法によるのではなく、オンラインで行わ
れるからである。

この結果、２ビツト・エラーを含む少数のライ
ンは、メモリ中の任意の部分にある完全なライン
で置換される。置換されるラインの量は、メモリ
全体の容量に対し高々１％程度であるにすぎな
い。従つて、本発明に従つたメモリは先行技術の
ものに比較して構成要素及び接続の数が少なく、
また消費電力も少ない。本発明に従つて構成され
た大容量メモリは製造及びテスト方法が簡単であ
り、従つて信頼性が増すことも明らかである。こ
の意味で、各構成要素は障害ビツトのスレツシヨ
ルド（合格又は不合格）についてテストされるに
すぎない。このような基準は、各構成要素をテス
トして種々のカテゴリへ段階的に分類するという
従来の方法に比較して、BSMの設計及び製造方
法を簡単にする。

本発明は２段階で適用することができる。第１
に、BSMは隔離された少数の障害セルを有する
“殆んど完全な”構成要素から構成され、次いで
整列した障害を含む少数のダブルワードを識別す
るためにテストが行われ、そしてこれらの障害ダ
ブルワードについて永久的なライン置換を行なう
ことができる。第２に、現場で使用中に新しい障
害が生じて整列が生ずる場合には、一時的なライ
ン置換をオンラインで行なうことができる。その
後の適当な時期に、新しい障害の修復が行われ、
それと同時に置換ラインの容量が復元される。

このライン置換技法は、障害構成要素を含むメ
モリを製造する際に整列した障害を含むラインを
置換するために適用され（この場合の置換は実質
上永久的なものである）、また現場で使用中に生
じたエラーの整列に起因する性能低下及びページ
の割振り解除を回避するためにも適用されうる
（この場合の置換は修復又は他の回復活動が行わ
れるまで維持されるという意味で一時的なもので
ある）。

【図面の簡単な説明】

第１図は大容量メモリ・システムの構成要素を
示すブロツク図、第２図は本発明に従つたライン
置換機構を示すブロツク図、第３図はライン置換
機構の他の実施態様を示すブロツク図である。 第２図中、１…置換領域、２…メモリ、３…32
個のライン・アドレス、４…置換アドレス・アレ
イ、５…置換領域のページ・アドレス。

Claims (1)

1. 【特許請求の範囲】 １ データの読出し又は書込みを行うために論理
   ラインの単位でアクセス可能なメモリを備えたメ
   モリ・システムであつて、 前記メモリから読出された所与の論理ライン
   に、エラー訂正符号に基づいて即時に訂正を行え
   ないエラーが含まれるか否かを決定するための手
   段と、 少なくとも１つの正常な論理ラインを含む前記
   メモリの未使用部分へのアドレスの割振りを解除
   し且つ前記即時に訂正を行えないエラーを含む論
   理ラインがアドレスされるとき該論理ラインを前
   記正常な論理ラインで置換するための手段と、 前記即時に訂正を行えないエラーを含むデータ
   を修復するための手段と、 前記修復されたデータを前記置換された論理ラ
   インへ記憶させるための手段と、 前記修復より遅れた時点で、前記即時に訂正を
   行えないエラーを含む論理ラインの中の実際のデ
   ータを修復して前記エラー訂正符号に基づいて即
   時に訂正が行えるように試みるための手段と、 前記試みが成功した論理ラインを、対応する前
   記正常な論理ラインで置換するのを解除するため
   の手段とを有することを特徴とするメモリ・シス
   テム。