JPS63314023A - Cmos型の集積回路用の、電源上昇時におけるリセットパルスの発生装置 - Google Patents
Cmos型の集積回路用の、電源上昇時におけるリセットパルスの発生装置Info
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- JPS63314023A JPS63314023A JP63109969A JP10996988A JPS63314023A JP S63314023 A JPS63314023 A JP S63314023A JP 63109969 A JP63109969 A JP 63109969A JP 10996988 A JP10996988 A JP 10996988A JP S63314023 A JPS63314023 A JP S63314023A
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- schmitt trigger
- reset pulse
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- 239000003990 capacitor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はCMO5型の集積回路のための電源上昇(パワ
ーオンリセット)時におけるパルスの発生装置に係わる
。
ーオンリセット)時におけるパルスの発生装置に係わる
。
[従来の技術]
広い範囲の集積回路におて、不慮又は予期しない電源遮
断ののちに回路を没入又は作動を再スタートする場合に
は、一連の初期化操作が必要である。これ等の操作を同
期させる外部クロックが設けられていない装置について
は、初期化操作をスタートさせる1つ又はいくつかのパ
ルス(リセットパルス)を発生させるように構成された
パワーオンリセット回路が必要である。
断ののちに回路を没入又は作動を再スタートする場合に
は、一連の初期化操作が必要である。これ等の操作を同
期させる外部クロックが設けられていない装置について
は、初期化操作をスタートさせる1つ又はいくつかのパ
ルス(リセットパルス)を発生させるように構成された
パワーオンリセット回路が必要である。
[発明が解決しようとする課題]
良好な操作を行なうためにはパワーオンリセット発生装
置は供給電圧がゆっくり又は急激に上昇するか否かに正
確に応答しなければならない。このことは、広い範囲で
異なる上昇時間を有する移行過程を同じ精度で検知する
回路を提供することが困難なために問題がある。
置は供給電圧がゆっくり又は急激に上昇するか否かに正
確に応答しなければならない。このことは、広い範囲で
異なる上昇時間を有する移行過程を同じ精度で検知する
回路を提供することが困難なために問題がある。
更にパワーオンリセット発生装置は、初期の電源没入の
瞬間だけでなく、短時間の電力の遮断が連続した場合に
も、応答することが要求され、この遮断は回路の中に記
憶されたデータをこわすこともありうる。これに関して
電源遮断の最小持続時間(最小ブレークタイム)が問題
となる。回復時間即ち新たな遮断が行なわれた場合に応
答できる状態にリセットされるために発生装置に要求さ
れる最小時間も大切である。
瞬間だけでなく、短時間の電力の遮断が連続した場合に
も、応答することが要求され、この遮断は回路の中に記
憶されたデータをこわすこともありうる。これに関して
電源遮断の最小持続時間(最小ブレークタイム)が問題
となる。回復時間即ち新たな遮断が行なわれた場合に応
答できる状態にリセットされるために発生装置に要求さ
れる最小時間も大切である。
問題とされているCMO5集積回路におて電流の消費が
できるだけ少ないことも大切である。
できるだけ少ないことも大切である。
既知のパワーオン回路では上記の目的のいずれかは達せ
られるが同時全部は達せられない。
られるが同時全部は達せられない。
即ち電流の消費が著しいか、回復時間が著しく長いか又
許容上昇時間の範囲が狭い。
許容上昇時間の範囲が狭い。
[発明の目的コ
即ち本発明の主要な目的は、既知の回路よりも更に広い
範囲で総ての上記の要求を同時に満足せしめる上記の形
式のバワニオンリセット発生装置を提供するにある。
範囲で総ての上記の要求を同時に満足せしめる上記の形
式のバワニオンリセット発生装置を提供するにある。
[課題を解決するための手段]
上記の目的ならびに以下明かになる他の目的及び利点は
、本発明に係るリセットパルス発生装置、すなわち、 CMO5型の集積回路用の、電源上昇時におけるパワー
オンリセットパルスの発生装置であって同装置が以下の
構成要素、 イ)入力段階の出力端子を構成する1つのノードを有し
、電源とアース(M1〜MS)との間の電圧を分割する
分圧手段と及び該分圧手段の他の1つのノードにより駆
動されていて、該他の1つのノードにおける電圧が閾値
を越えた場合に、該出力端子を構成するノードにおける
電圧を急激に上昇せしめる正帰還閾値ループとからなる
入力段階(■); 口)上記の入力段階より供給される電圧上昇の前面によ
り駆動される第1のシュミットトリガ(T1); ハ)第1のシュミットトリガから来る電圧の前面を第2
のシュミットトリガに直接に加え、かつプリセットされ
た遅延時間をもって当初の電圧レベルを再記憶するよう
に構成されている回路手段(U4、C2,M10,Ml
1、M12)により駆動される第2のシュミットトリガ
(T2)を含む出力パルス(F)の発生装置: を有することを特徴とするパワーオンリセットパルスの
発生装置によって達成される。
、本発明に係るリセットパルス発生装置、すなわち、 CMO5型の集積回路用の、電源上昇時におけるパワー
オンリセットパルスの発生装置であって同装置が以下の
構成要素、 イ)入力段階の出力端子を構成する1つのノードを有し
、電源とアース(M1〜MS)との間の電圧を分割する
分圧手段と及び該分圧手段の他の1つのノードにより駆
動されていて、該他の1つのノードにおける電圧が閾値
を越えた場合に、該出力端子を構成するノードにおける
電圧を急激に上昇せしめる正帰還閾値ループとからなる
入力段階(■); 口)上記の入力段階より供給される電圧上昇の前面によ
り駆動される第1のシュミットトリガ(T1); ハ)第1のシュミットトリガから来る電圧の前面を第2
のシュミットトリガに直接に加え、かつプリセットされ
た遅延時間をもって当初の電圧レベルを再記憶するよう
に構成されている回路手段(U4、C2,M10,Ml
1、M12)により駆動される第2のシュミットトリガ
(T2)を含む出力パルス(F)の発生装置: を有することを特徴とするパワーオンリセットパルスの
発生装置によって達成される。
[実 施 例]
以下本発明を添付の特に好ましい実施例に就と説明する
。
。
第1図におて本発明の特に好ましい実施態様による発生
装置は入力段階Iを含み同段階は(特に5Vの)供給電
圧VCCにより駆動され電圧信号■6を発生してシュミ
ットトリガT1を駆動し同トリガの出力電圧の前面(o
utputvoltage front) V P自体
は出力パルス形成装置Fを駆動し同装置の出力信号V、
は所望のパワーオンリセットパルスを構成する。
装置は入力段階Iを含み同段階は(特に5Vの)供給電
圧VCCにより駆動され電圧信号■6を発生してシュミ
ットトリガT1を駆動し同トリガの出力電圧の前面(o
utputvoltage front) V P自体
は出力パルス形成装置Fを駆動し同装置の出力信号V、
は所望のパワーオンリセットパルスを構成する。
人力段@Iの詳細が第2図に示されている。
それぞれM1、M2.M3.M4.M5の総てダイオー
ド結合された5つの一連のトランジスタは供給電圧VC
Cとアースとの間の電圧を分割するための手段として作
動する。トランジスタM2.M3.M4.M5はナチュ
ラル(natural)でトランジスタM1はLVSタ
イプで高い抵抗を有して分圧器の中の電流を減少させる
。トランジスタM3.M4との間のノードCはトランジ
スタM6のゲートに接続されており同トランジスタのソ
ースはアースに接続されておりドレインはダイオード結
合された負荷トランジスタM7を介して電源VCCに達
している。
ド結合された5つの一連のトランジスタは供給電圧VC
Cとアースとの間の電圧を分割するための手段として作
動する。トランジスタM2.M3.M4.M5はナチュ
ラル(natural)でトランジスタM1はLVSタ
イプで高い抵抗を有して分圧器の中の電流を減少させる
。トランジスタM3.M4との間のノードCはトランジ
スタM6のゲートに接続されており同トランジスタのソ
ースはアースに接続されておりドレインはダイオード結
合された負荷トランジスタM7を介して電源VCCに達
している。
トランジスタM6のドレイン已によりP−チャネルトラ
ンジスタM8のゲートが駆動され、同トランジスタのソ
ースはトランジスタM1とM2との間のノードAによっ
てバイアスされておりこのノード自体はダイオード結合
されたトランジスタM9とアースに対するコンデンサC
1との間のノードに接続されている。
ンジスタM8のゲートが駆動され、同トランジスタのソ
ースはトランジスタM1とM2との間のノードAによっ
てバイアスされておりこのノード自体はダイオード結合
されたトランジスタM9とアースに対するコンデンサC
1との間のノードに接続されている。
VCCが;から上昇するとノードA及びCにおける電圧
■、及びVCが一連のトランジスタM1〜M5によりな
された分割にもとづき上昇する。ノードCがトランジス
タM6の閾値に達すると(通常3.5■と4.5Vとの
間に含まれるVCCの値に対して生じる)正のフィード
バックがトリガされ、これにより電圧VAがおよそVC
Cに急速に上昇する。
■、及びVCが一連のトランジスタM1〜M5によりな
された分割にもとづき上昇する。ノードCがトランジス
タM6の閾値に達すると(通常3.5■と4.5Vとの
間に含まれるVCCの値に対して生じる)正のフィード
バックがトリガされ、これにより電圧VAがおよそVC
Cに急速に上昇する。
シュミットトリガT1によって入力段階Iの状態の移行
が検知され、それ自体の出力V、を低い値に切換える。
が検知され、それ自体の出力V、を低い値に切換える。
回路が第4図に示されている出力パルスFの形成装置に
おて3つのインバータU1、U2゜U3のカスケード(
cascade)が(第3図には示されていない)シュ
ミットトリガT1からくる電圧の前面V、の遅延装置の
働きをする。U3の出力ノードはPチャネルトランジス
タMllに至るトランジスタM10のゲートの一方の側
に接続されており他方はコンデンサC2の出力上で分流
されているインバータU4の入力に接続されており同様
に遅延回路の働きをし同回路によりM10に直列なトラ
ンジスタM12が駆動される。Mloのドレインにより
最後のシュミットトリガT2が駆動され同トリガの出力
はパルス■、を供給する。
おて3つのインバータU1、U2゜U3のカスケード(
cascade)が(第3図には示されていない)シュ
ミットトリガT1からくる電圧の前面V、の遅延装置の
働きをする。U3の出力ノードはPチャネルトランジス
タMllに至るトランジスタM10のゲートの一方の側
に接続されており他方はコンデンサC2の出力上で分流
されているインバータU4の入力に接続されており同様
に遅延回路の働きをし同回路によりM10に直列なトラ
ンジスタM12が駆動される。Mloのドレインにより
最後のシュミットトリガT2が駆動され同トリガの出力
はパルス■、を供給する。
第3図の回路においてM10は通常オフでMl2がオン
なので、Mllのソースは通常高い。M10のゲートが
上昇するとMllのソースが下降してトリガT2をオン
にする。U4及びC2より定まる遅延後、続いてトラン
ジスタM9がオフとなり、トランジスタMllの中のア
ースに向う電流を遮断して同トランジスタのソースを再
び上昇させ続いてトリガTを再投入する。かくしてトリ
ガT2は同じ前面で2回投入される。即ちまずトランジ
スタM10の信号の直接の効果により、続いてトランジ
スタM12による遅延効果により投入される。結果はU
4及びC2による遅延に従属する持続時間を有するパル
スである。
なので、Mllのソースは通常高い。M10のゲートが
上昇するとMllのソースが下降してトリガT2をオン
にする。U4及びC2より定まる遅延後、続いてトラン
ジスタM9がオフとなり、トランジスタMllの中のア
ースに向う電流を遮断して同トランジスタのソースを再
び上昇させ続いてトリガTを再投入する。かくしてトリ
ガT2は同じ前面で2回投入される。即ちまずトランジ
スタM10の信号の直接の効果により、続いてトランジ
スタM12による遅延効果により投入される。結果はU
4及びC2による遅延に従属する持続時間を有するパル
スである。
シュミットトリガT1及びT2は両者共この分野におて
知られている従来のタイプである。
知られている従来のタイプである。
上昇するVCCに対して入力段階は高いインピーダンス
を有しノードAの時定数は直列接続のトランジスタM1
〜M5及びコンデンサC1に従属しトリガT1の没入を
適当に遅延させるこの遅延はその出力が高い論理レベル
にある著しく速い波形前面に対してもトリガT1を確実
に正確にリセットするために大切である。従ってこの回
路は供給ノードに関連する寄生容量による実際のものよ
りもより急な前面に対して反応することができる。
を有しノードAの時定数は直列接続のトランジスタM1
〜M5及びコンデンサC1に従属しトリガT1の没入を
適当に遅延させるこの遅延はその出力が高い論理レベル
にある著しく速い波形前面に対してもトリガT1を確実
に正確にリセットするために大切である。従ってこの回
路は供給ノードに関連する寄生容量による実際のものよ
りもより急な前面に対して反応することができる。
下降するVCCに対して入力段階は非常に低いインピー
ダンスを有する。即ち、M9は迅速にノードAを放電し
かつVAが負のトリピング閾値を取った場合に新たなパ
ルスを発生する状態にシュミットトリガT1がリセット
される。
ダンスを有する。即ち、M9は迅速にノードAを放電し
かつVAが負のトリピング閾値を取った場合に新たなパ
ルスを発生する状態にシュミットトリガT1がリセット
される。
更に、第3図のパルス形成装置にはパルス形成の間を除
いては電源とアースとの間には導通路が存在しないこと
は注目されるべきである。
いては電源とアースとの間には導通路が存在しないこと
は注目されるべきである。
入力段階におては分圧器M1〜M5t、か電流を吸収し
ないがこの電流はMlの抵抗が高いために小さい。シュ
ミットトリガは投入の間以外はパワーを消費しない。従
ってこの回路の全消費は著しく小さい。
ないがこの電流はMlの抵抗が高いために小さい。シュ
ミットトリガは投入の間以外はパワーを消費しない。従
ってこの回路の全消費は著しく小さい。
以上本発明の特に好ましい本発明の実施態様に就き記載
したがこの分野における専門家にとりて本発明の要旨を
逸脱することなく改善ならびに変更が容易に可能である
ことは当然である。
したがこの分野における専門家にとりて本発明の要旨を
逸脱することなく改善ならびに変更が容易に可能である
ことは当然である。
第1図は本発明の特に好ましい実施態様による発生装置
のブロック図である。 第2図は第1図の発生装置の入力段階の回路図である。 第3図は第1図の発生装置の一部を構成する出力パルス
形成装置の回路図である。 A、B、C,D・・・ノード F・・・出力パルス形成装置 !・・・入力段階 M1〜M12・・・トランジス
タCI、C2・・・コンデンサ T1、T2・・・シュミットトリガ U1〜U4・・・インバータ
のブロック図である。 第2図は第1図の発生装置の入力段階の回路図である。 第3図は第1図の発生装置の一部を構成する出力パルス
形成装置の回路図である。 A、B、C,D・・・ノード F・・・出力パルス形成装置 !・・・入力段階 M1〜M12・・・トランジス
タCI、C2・・・コンデンサ T1、T2・・・シュミットトリガ U1〜U4・・・インバータ
Claims (1)
- 【特許請求の範囲】 1 CMOS型の集積回路用の、電源上昇時におけるパ
ワーオンリセットパルスの発生装置で あって同装置が以下の構成要素、 イ)入力段階の出力端子を構成する1つの ノードを有し、電源とアース(M1〜M5)との間の電
圧を分割する分圧手段と及び該 分圧手段の他の1つのノードにより駆動さ れていて、該他の1つのノードにおける電 圧が閾値を越えた場合に、該出力端子を構 成するノードにおける電圧を急激に上昇せ しめる正帰還閾値ループとからなる入力段 階( I ); ロ)上記の入力段階より供給される電圧上昇の前面によ
り駆動される第1のシュミット トリガ(T1); ハ)第1のシュミットトリガから来る電圧の前面を第2
のシュミットトリガに直接に加 え、かつプリセットされた遅延時間をもっ て当初の電圧レベルを再記憶するように 構成されている回路手段(U4、C2、 M10、M11、M12)により駆動される第2のシュ
ミットトリガ(T2)を含む出力パ ルス(F)の発生装置; を有することを特徴とするパワーオンリセットパルスの
発生装置。 2 上記の回路手段が、以下の構成要素、 1)トランジスタ自体のゲートにおいて受けた電圧の変
化を上記の第2のシュミットト リガの入力端子に直接伝送するように構成 されたトランジスタ(M10); 及び 2)同じ電圧変化で駆動され、かつ、プリ セットされた遅延時間をもって上記のトラ ンジスタの導通状態を切換えるように構成 された遅延回路(U4、C2) を含むことを特徴とする請求項1に記載のリセットパル
ス発生装置。 3 上記の遅延回路が、その出力端子においてアースに
対して分流されているコンデンサ (C2)を有するインバータ(U4)であることを特徴
とする請求項2に記載のリセットパルス発生装置。 4 第1のシュミットトリガの出力端子が、インバータ
(U1、U2、U3)のカスケードを介して上記のトラ
ンジスタ(M10)のゲートに接続されていることを特
徴とする請求項2又は3に記載のリセットパルス発生装
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT8720420A IT1215463B (it) | 1987-05-07 | 1987-05-07 | Generatore di impulsi di riposizionamento in coincidenza colla salita dell'alimentazione, per circuiti integrati di tipo cmos. |
IT20420A/87 | 1987-05-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63314023A true JPS63314023A (ja) | 1988-12-22 |
JP2588582B2 JP2588582B2 (ja) | 1997-03-05 |
Family
ID=11166666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63109969A Expired - Lifetime JP2588582B2 (ja) | 1987-05-07 | 1988-05-06 | Cmos型の集積回路用の、電源上昇時におけるリセットパルスの発生装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4888497A (ja) |
EP (1) | EP0298215B1 (ja) |
JP (1) | JP2588582B2 (ja) |
DE (1) | DE3874436T2 (ja) |
IT (1) | IT1215463B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1988-04-28 US US07/187,581 patent/US4888497A/en not_active Expired - Lifetime
- 1988-05-04 DE DE8888107152T patent/DE3874436T2/de not_active Expired - Fee Related
- 1988-05-04 EP EP88107152A patent/EP0298215B1/en not_active Expired - Lifetime
- 1988-05-06 JP JP63109969A patent/JP2588582B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0298215B1 (en) | 1992-09-09 |
IT8720420A0 (it) | 1987-05-07 |
DE3874436T2 (de) | 1993-03-18 |
IT1215463B (it) | 1990-02-14 |
JP2588582B2 (ja) | 1997-03-05 |
EP0298215A1 (en) | 1989-01-11 |
DE3874436D1 (de) | 1992-10-15 |
US4888497A (en) | 1989-12-19 |
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