JPS63314023A - Ｃｍｏｓ型の集積回路用の、電源上昇時におけるリセットパルスの発生装置 - Google Patents
Ｃｍｏｓ型の集積回路用の、電源上昇時におけるリセットパルスの発生装置Info
- Publication number
- JPS63314023A JPS63314023A JP63109969A JP10996988A JPS63314023A JP S63314023 A JPS63314023 A JP S63314023A JP 63109969 A JP63109969 A JP 63109969A JP 10996988 A JP10996988 A JP 10996988A JP S63314023 A JPS63314023 A JP S63314023A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- schmitt trigger
- reset pulse
- transistor
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＣＭＯ５型の集積回路のための電源上昇（パワ
ーオンリセット）時におけるパルスの発生装置に係わる
。
ーオンリセット）時におけるパルスの発生装置に係わる
。
［従来の技術］
広い範囲の集積回路におて、不慮又は予期しない電源遮
断ののちに回路を没入又は作動を再スタートする場合に
は、一連の初期化操作が必要である。これ等の操作を同
期させる外部クロックが設けられていない装置について
は、初期化操作をスタートさせる１つ又はいくつかのパ
ルス（リセットパルス）を発生させるように構成された
パワーオンリセット回路が必要である。
断ののちに回路を没入又は作動を再スタートする場合に
は、一連の初期化操作が必要である。これ等の操作を同
期させる外部クロックが設けられていない装置について
は、初期化操作をスタートさせる１つ又はいくつかのパ
ルス（リセットパルス）を発生させるように構成された
パワーオンリセット回路が必要である。
［発明が解決しようとする課題］
良好な操作を行なうためにはパワーオンリセット発生装
置は供給電圧がゆっくり又は急激に上昇するか否かに正
確に応答しなければならない。このことは、広い範囲で
異なる上昇時間を有する移行過程を同じ精度で検知する
回路を提供することが困難なために問題がある。
置は供給電圧がゆっくり又は急激に上昇するか否かに正
確に応答しなければならない。このことは、広い範囲で
異なる上昇時間を有する移行過程を同じ精度で検知する
回路を提供することが困難なために問題がある。
更にパワーオンリセット発生装置は、初期の電源没入の
瞬間だけでなく、短時間の電力の遮断が連続した場合に
も、応答することが要求され、この遮断は回路の中に記
憶されたデータをこわすこともありうる。これに関して
電源遮断の最小持続時間（最小ブレークタイム）が問題
となる。回復時間即ち新たな遮断が行なわれた場合に応
答できる状態にリセットされるために発生装置に要求さ
れる最小時間も大切である。
瞬間だけでなく、短時間の電力の遮断が連続した場合に
も、応答することが要求され、この遮断は回路の中に記
憶されたデータをこわすこともありうる。これに関して
電源遮断の最小持続時間（最小ブレークタイム）が問題
となる。回復時間即ち新たな遮断が行なわれた場合に応
答できる状態にリセットされるために発生装置に要求さ
れる最小時間も大切である。
問題とされているＣＭＯ５集積回路におて電流の消費が
できるだけ少ないことも大切である。
できるだけ少ないことも大切である。
既知のパワーオン回路では上記の目的のいずれかは達せ
られるが同時全部は達せられない。
られるが同時全部は達せられない。
即ち電流の消費が著しいか、回復時間が著しく長いか又
許容上昇時間の範囲が狭い。
許容上昇時間の範囲が狭い。
［発明の目的コ
即ち本発明の主要な目的は、既知の回路よりも更に広い
範囲で総ての上記の要求を同時に満足せしめる上記の形
式のバワニオンリセット発生装置を提供するにある。
範囲で総ての上記の要求を同時に満足せしめる上記の形
式のバワニオンリセット発生装置を提供するにある。
［課題を解決するための手段］
上記の目的ならびに以下明かになる他の目的及び利点は
、本発明に係るリセットパルス発生装置、すなわち、 ＣＭＯ５型の集積回路用の、電源上昇時におけるパワー
オンリセットパルスの発生装置であって同装置が以下の
構成要素、 イ）入力段階の出力端子を構成する１つのノードを有し
、電源とアース（Ｍ１〜ＭＳ）との間の電圧を分割する
分圧手段と及び該分圧手段の他の１つのノードにより駆
動されていて、該他の１つのノードにおける電圧が閾値
を越えた場合に、該出力端子を構成するノードにおける
電圧を急激に上昇せしめる正帰還閾値ループとからなる
入力段階（■）； 口）上記の入力段階より供給される電圧上昇の前面によ
り駆動される第１のシュミットトリガ（Ｔ１）； ハ）第１のシュミットトリガから来る電圧の前面を第２
のシュミットトリガに直接に加え、かつプリセットされ
た遅延時間をもって当初の電圧レベルを再記憶するよう
に構成されている回路手段（Ｕ４、Ｃ２，Ｍ１０，Ｍｌ
１、Ｍ１２）により駆動される第２のシュミットトリガ
（Ｔ２）を含む出力パルス（Ｆ）の発生装置： を有することを特徴とするパワーオンリセットパルスの
発生装置によって達成される。
、本発明に係るリセットパルス発生装置、すなわち、 ＣＭＯ５型の集積回路用の、電源上昇時におけるパワー
オンリセットパルスの発生装置であって同装置が以下の
構成要素、 イ）入力段階の出力端子を構成する１つのノードを有し
、電源とアース（Ｍ１〜ＭＳ）との間の電圧を分割する
分圧手段と及び該分圧手段の他の１つのノードにより駆
動されていて、該他の１つのノードにおける電圧が閾値
を越えた場合に、該出力端子を構成するノードにおける
電圧を急激に上昇せしめる正帰還閾値ループとからなる
入力段階（■）； 口）上記の入力段階より供給される電圧上昇の前面によ
り駆動される第１のシュミットトリガ（Ｔ１）； ハ）第１のシュミットトリガから来る電圧の前面を第２
のシュミットトリガに直接に加え、かつプリセットされ
た遅延時間をもって当初の電圧レベルを再記憶するよう
に構成されている回路手段（Ｕ４、Ｃ２，Ｍ１０，Ｍｌ
１、Ｍ１２）により駆動される第２のシュミットトリガ
（Ｔ２）を含む出力パルス（Ｆ）の発生装置： を有することを特徴とするパワーオンリセットパルスの
発生装置によって達成される。
［実 施 例］
以下本発明を添付の特に好ましい実施例に就と説明する
。
。
第１図におて本発明の特に好ましい実施態様による発生
装置は入力段階Ｉを含み同段階は（特に５Ｖの）供給電
圧ＶＣＣにより駆動され電圧信号■６を発生してシュミ
ットトリガＴ１を駆動し同トリガの出力電圧の前面（ｏ
ｕｔｐｕｔｖｏｌｔａｇｅ ｆｒｏｎｔ） Ｖ Ｐ自体
は出力パルス形成装置Ｆを駆動し同装置の出力信号Ｖ、
は所望のパワーオンリセットパルスを構成する。
装置は入力段階Ｉを含み同段階は（特に５Ｖの）供給電
圧ＶＣＣにより駆動され電圧信号■６を発生してシュミ
ットトリガＴ１を駆動し同トリガの出力電圧の前面（ｏ
ｕｔｐｕｔｖｏｌｔａｇｅ ｆｒｏｎｔ） Ｖ Ｐ自体
は出力パルス形成装置Ｆを駆動し同装置の出力信号Ｖ、
は所望のパワーオンリセットパルスを構成する。
人力段＠Ｉの詳細が第２図に示されている。
それぞれＭ１、Ｍ２．Ｍ３．Ｍ４．Ｍ５の総てダイオー
ド結合された５つの一連のトランジスタは供給電圧ＶＣ
Ｃとアースとの間の電圧を分割するための手段として作
動する。トランジスタＭ２．Ｍ３．Ｍ４．Ｍ５はナチュ
ラル（ｎａｔｕｒａｌ）でトランジスタＭ１はＬＶＳタ
イプで高い抵抗を有して分圧器の中の電流を減少させる
。トランジスタＭ３．Ｍ４との間のノードＣはトランジ
スタＭ６のゲートに接続されており同トランジスタのソ
ースはアースに接続されておりドレインはダイオード結
合された負荷トランジスタＭ７を介して電源ＶＣＣに達
している。
ド結合された５つの一連のトランジスタは供給電圧ＶＣ
Ｃとアースとの間の電圧を分割するための手段として作
動する。トランジスタＭ２．Ｍ３．Ｍ４．Ｍ５はナチュ
ラル（ｎａｔｕｒａｌ）でトランジスタＭ１はＬＶＳタ
イプで高い抵抗を有して分圧器の中の電流を減少させる
。トランジスタＭ３．Ｍ４との間のノードＣはトランジ
スタＭ６のゲートに接続されており同トランジスタのソ
ースはアースに接続されておりドレインはダイオード結
合された負荷トランジスタＭ７を介して電源ＶＣＣに達
している。
トランジスタＭ６のドレイン已によりＰ−チャネルトラ
ンジスタＭ８のゲートが駆動され、同トランジスタのソ
ースはトランジスタＭ１とＭ２との間のノードＡによっ
てバイアスされておりこのノード自体はダイオード結合
されたトランジスタＭ９とアースに対するコンデンサＣ
１との間のノードに接続されている。
ンジスタＭ８のゲートが駆動され、同トランジスタのソ
ースはトランジスタＭ１とＭ２との間のノードＡによっ
てバイアスされておりこのノード自体はダイオード結合
されたトランジスタＭ９とアースに対するコンデンサＣ
１との間のノードに接続されている。
ＶＣＣが；から上昇するとノードＡ及びＣにおける電圧
■、及びＶＣが一連のトランジスタＭ１〜Ｍ５によりな
された分割にもとづき上昇する。ノードＣがトランジス
タＭ６の閾値に達すると（通常３．５■と４．５Ｖとの
間に含まれるＶＣＣの値に対して生じる）正のフィード
バックがトリガされ、これにより電圧ＶＡがおよそＶＣ
Ｃに急速に上昇する。
■、及びＶＣが一連のトランジスタＭ１〜Ｍ５によりな
された分割にもとづき上昇する。ノードＣがトランジス
タＭ６の閾値に達すると（通常３．５■と４．５Ｖとの
間に含まれるＶＣＣの値に対して生じる）正のフィード
バックがトリガされ、これにより電圧ＶＡがおよそＶＣ
Ｃに急速に上昇する。
シュミットトリガＴ１によって入力段階Ｉの状態の移行
が検知され、それ自体の出力Ｖ、を低い値に切換える。
が検知され、それ自体の出力Ｖ、を低い値に切換える。
回路が第４図に示されている出力パルスＦの形成装置に
おて３つのインバータＵ１、Ｕ２゜Ｕ３のカスケード（
ｃａｓｃａｄｅ）が（第３図には示されていない）シュ
ミットトリガＴ１からくる電圧の前面Ｖ、の遅延装置の
働きをする。Ｕ３の出力ノードはＰチャネルトランジス
タＭｌｌに至るトランジスタＭ１０のゲートの一方の側
に接続されており他方はコンデンサＣ２の出力上で分流
されているインバータＵ４の入力に接続されており同様
に遅延回路の働きをし同回路によりＭ１０に直列なトラ
ンジスタＭ１２が駆動される。Ｍｌｏのドレインにより
最後のシュミットトリガＴ２が駆動され同トリガの出力
はパルス■、を供給する。
おて３つのインバータＵ１、Ｕ２゜Ｕ３のカスケード（
ｃａｓｃａｄｅ）が（第３図には示されていない）シュ
ミットトリガＴ１からくる電圧の前面Ｖ、の遅延装置の
働きをする。Ｕ３の出力ノードはＰチャネルトランジス
タＭｌｌに至るトランジスタＭ１０のゲートの一方の側
に接続されており他方はコンデンサＣ２の出力上で分流
されているインバータＵ４の入力に接続されており同様
に遅延回路の働きをし同回路によりＭ１０に直列なトラ
ンジスタＭ１２が駆動される。Ｍｌｏのドレインにより
最後のシュミットトリガＴ２が駆動され同トリガの出力
はパルス■、を供給する。
第３図の回路においてＭ１０は通常オフでＭｌ２がオン
なので、Ｍｌｌのソースは通常高い。Ｍ１０のゲートが
上昇するとＭｌｌのソースが下降してトリガＴ２をオン
にする。Ｕ４及びＣ２より定まる遅延後、続いてトラン
ジスタＭ９がオフとなり、トランジスタＭｌｌの中のア
ースに向う電流を遮断して同トランジスタのソースを再
び上昇させ続いてトリガＴを再投入する。かくしてトリ
ガＴ２は同じ前面で２回投入される。即ちまずトランジ
スタＭ１０の信号の直接の効果により、続いてトランジ
スタＭ１２による遅延効果により投入される。結果はＵ
４及びＣ２による遅延に従属する持続時間を有するパル
スである。
なので、Ｍｌｌのソースは通常高い。Ｍ１０のゲートが
上昇するとＭｌｌのソースが下降してトリガＴ２をオン
にする。Ｕ４及びＣ２より定まる遅延後、続いてトラン
ジスタＭ９がオフとなり、トランジスタＭｌｌの中のア
ースに向う電流を遮断して同トランジスタのソースを再
び上昇させ続いてトリガＴを再投入する。かくしてトリ
ガＴ２は同じ前面で２回投入される。即ちまずトランジ
スタＭ１０の信号の直接の効果により、続いてトランジ
スタＭ１２による遅延効果により投入される。結果はＵ
４及びＣ２による遅延に従属する持続時間を有するパル
スである。
シュミットトリガＴ１及びＴ２は両者共この分野におて
知られている従来のタイプである。
知られている従来のタイプである。
上昇するＶＣＣに対して入力段階は高いインピーダンス
を有しノードＡの時定数は直列接続のトランジスタＭ１
〜Ｍ５及びコンデンサＣ１に従属しトリガＴ１の没入を
適当に遅延させるこの遅延はその出力が高い論理レベル
にある著しく速い波形前面に対してもトリガＴ１を確実
に正確にリセットするために大切である。従ってこの回
路は供給ノードに関連する寄生容量による実際のものよ
りもより急な前面に対して反応することができる。
を有しノードＡの時定数は直列接続のトランジスタＭ１
〜Ｍ５及びコンデンサＣ１に従属しトリガＴ１の没入を
適当に遅延させるこの遅延はその出力が高い論理レベル
にある著しく速い波形前面に対してもトリガＴ１を確実
に正確にリセットするために大切である。従ってこの回
路は供給ノードに関連する寄生容量による実際のものよ
りもより急な前面に対して反応することができる。
下降するＶＣＣに対して入力段階は非常に低いインピー
ダンスを有する。即ち、Ｍ９は迅速にノードＡを放電し
かつＶＡが負のトリピング閾値を取った場合に新たなパ
ルスを発生する状態にシュミットトリガＴ１がリセット
される。
ダンスを有する。即ち、Ｍ９は迅速にノードＡを放電し
かつＶＡが負のトリピング閾値を取った場合に新たなパ
ルスを発生する状態にシュミットトリガＴ１がリセット
される。
更に、第３図のパルス形成装置にはパルス形成の間を除
いては電源とアースとの間には導通路が存在しないこと
は注目されるべきである。
いては電源とアースとの間には導通路が存在しないこと
は注目されるべきである。
入力段階におては分圧器Ｍ１〜Ｍ５ｔ、か電流を吸収し
ないがこの電流はＭｌの抵抗が高いために小さい。シュ
ミットトリガは投入の間以外はパワーを消費しない。従
ってこの回路の全消費は著しく小さい。
ないがこの電流はＭｌの抵抗が高いために小さい。シュ
ミットトリガは投入の間以外はパワーを消費しない。従
ってこの回路の全消費は著しく小さい。
以上本発明の特に好ましい本発明の実施態様に就き記載
したがこの分野における専門家にとりて本発明の要旨を
逸脱することなく改善ならびに変更が容易に可能である
ことは当然である。
したがこの分野における専門家にとりて本発明の要旨を
逸脱することなく改善ならびに変更が容易に可能である
ことは当然である。
第１図は本発明の特に好ましい実施態様による発生装置
のブロック図である。 第２図は第１図の発生装置の入力段階の回路図である。 第３図は第１図の発生装置の一部を構成する出力パルス
形成装置の回路図である。 Ａ、Ｂ、Ｃ，Ｄ・・・ノード Ｆ・・・出力パルス形成装置 ！・・・入力段階 Ｍ１〜Ｍ１２・・・トランジス
タＣＩ、Ｃ２・・・コンデンサ Ｔ１、Ｔ２・・・シュミットトリガ Ｕ１〜Ｕ４・・・インバータ
のブロック図である。 第２図は第１図の発生装置の入力段階の回路図である。 第３図は第１図の発生装置の一部を構成する出力パルス
形成装置の回路図である。 Ａ、Ｂ、Ｃ，Ｄ・・・ノード Ｆ・・・出力パルス形成装置 ！・・・入力段階 Ｍ１〜Ｍ１２・・・トランジス
タＣＩ、Ｃ２・・・コンデンサ Ｔ１、Ｔ２・・・シュミットトリガ Ｕ１〜Ｕ４・・・インバータ
Claims (1)
- 【特許請求の範囲】 １ ＣＭＯＳ型の集積回路用の、電源上昇時におけるパ
ワーオンリセットパルスの発生装置で あって同装置が以下の構成要素、 イ）入力段階の出力端子を構成する１つの ノードを有し、電源とアース（Ｍ１〜Ｍ５）との間の電
圧を分割する分圧手段と及び該 分圧手段の他の１つのノードにより駆動さ れていて、該他の１つのノードにおける電 圧が閾値を越えた場合に、該出力端子を構 成するノードにおける電圧を急激に上昇せ しめる正帰還閾値ループとからなる入力段 階（ I ）； ロ）上記の入力段階より供給される電圧上昇の前面によ
り駆動される第１のシュミット トリガ（Ｔ１）； ハ）第１のシュミットトリガから来る電圧の前面を第２
のシュミットトリガに直接に加 え、かつプリセットされた遅延時間をもっ て当初の電圧レベルを再記憶するように 構成されている回路手段（Ｕ４、Ｃ２、 Ｍ１０、Ｍ１１、Ｍ１２）により駆動される第２のシュ
ミットトリガ（Ｔ２）を含む出力パ ルス（Ｆ）の発生装置； を有することを特徴とするパワーオンリセットパルスの
発生装置。 ２ 上記の回路手段が、以下の構成要素、 １）トランジスタ自体のゲートにおいて受けた電圧の変
化を上記の第２のシュミットト リガの入力端子に直接伝送するように構成 されたトランジスタ（Ｍ１０）； 及び ２）同じ電圧変化で駆動され、かつ、プリ セットされた遅延時間をもって上記のトラ ンジスタの導通状態を切換えるように構成 された遅延回路（Ｕ４、Ｃ２） を含むことを特徴とする請求項１に記載のリセットパル
ス発生装置。 ３ 上記の遅延回路が、その出力端子においてアースに
対して分流されているコンデンサ （Ｃ２）を有するインバータ（Ｕ４）であることを特徴
とする請求項２に記載のリセットパルス発生装置。 ４ 第１のシュミットトリガの出力端子が、インバータ
（Ｕ１、Ｕ２、Ｕ３）のカスケードを介して上記のトラ
ンジスタ（Ｍ１０）のゲートに接続されていることを特
徴とする請求項２又は３に記載のリセットパルス発生装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8720420A IT1215463B (it) | 1987-05-07 | 1987-05-07 | Generatore di impulsi di riposizionamento in coincidenza colla salita dell'alimentazione, per circuiti integrati di tipo cmos. |
| IT20420A/87 | 1987-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63314023A true JPS63314023A (ja) | 1988-12-22 |
| JP2588582B2 JP2588582B2 (ja) | 1997-03-05 |
Family
ID=11166666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109969A Expired - Lifetime JP2588582B2 (ja) | 1987-05-07 | 1988-05-06 | Ｃｍｏｓ型の集積回路用の、電源上昇時におけるリセットパルスの発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4888497A (ja) |
| EP (1) | EP0298215B1 (ja) |
| JP (1) | JP2588582B2 (ja) |
| DE (1) | DE3874436T2 (ja) |
| IT (1) | IT1215463B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257319A (ja) * | 1989-03-30 | 1990-10-18 | Toshiba Corp | メモリ駆動装置 |
| US5159206A (en) * | 1990-07-31 | 1992-10-27 | Tsay Ching Yuh | Power up reset circuit |
| AT401984B (de) * | 1991-08-01 | 1997-01-27 | Austria Mikrosysteme Int | Dynamische einschalt-rücksetzschaltung |
| US5180926A (en) * | 1991-11-26 | 1993-01-19 | Sequoia Semiconductor, Inc. | Power-on reset architecture |
| US5212412A (en) * | 1992-10-26 | 1993-05-18 | Codex Corporation | Power on reset circuit having hysteresis inverters |
| US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
| US6005423A (en) * | 1994-02-10 | 1999-12-21 | Xilinx, Inc. | Low current power-on reset circuit |
| US5508649A (en) * | 1994-07-21 | 1996-04-16 | National Semiconductor Corporation | Voltage level triggered ESD protection circuit |
| US5982639A (en) * | 1997-11-04 | 1999-11-09 | Power Integrations, Inc. | Two switch off-line switching converter |
| US6876181B1 (en) | 1998-02-27 | 2005-04-05 | Power Integrations, Inc. | Off-line converter with digital control |
| US6226190B1 (en) | 1998-02-27 | 2001-05-01 | Power Integrations, Inc. | Off-line converter with digital control |
| US6107851A (en) * | 1998-05-18 | 2000-08-22 | Power Integrations, Inc. | Offline converter with integrated softstart and frequency jitter |
| JP3802239B2 (ja) * | 1998-08-17 | 2006-07-26 | 株式会社東芝 | 半導体集積回路 |
| US6525514B1 (en) | 2000-08-08 | 2003-02-25 | Power Integrations, Inc. | Method and apparatus for reducing audio noise in a switching regulator |
| US20040183769A1 (en) * | 2000-09-08 | 2004-09-23 | Earl Schreyer | Graphics digitizer |
| DE10336480B3 (de) | 2003-08-08 | 2005-04-14 | Infineon Technologies Ag | Rücksetzgeneratorschaltung zur Erzeugung eines Rücksetzsignals |
| US7233504B2 (en) | 2005-08-26 | 2007-06-19 | Power Integration, Inc. | Method and apparatus for digital control of a switching regulator |
| US20080106917A1 (en) * | 2006-11-02 | 2008-05-08 | James Holt | Variable edge modulation in a switching regulator |
| US8018694B1 (en) | 2007-02-16 | 2011-09-13 | Fairchild Semiconductor Corporation | Over-current protection for a power converter |
| US7719243B1 (en) | 2007-11-21 | 2010-05-18 | Fairchild Semiconductor Corporation | Soft-start system and method for power converter |
| US7872883B1 (en) | 2008-01-29 | 2011-01-18 | Fairchild Semiconductor Corporation | Synchronous buck power converter with free-running oscillator |
| US7723972B1 (en) | 2008-03-19 | 2010-05-25 | Fairchild Semiconductor Corporation | Reducing soft start delay and providing soft recovery in power system controllers |
| US8208312B1 (en) | 2009-09-22 | 2012-06-26 | Novocell Semiconductor, Inc. | Non-volatile memory element integratable with standard CMOS circuitry |
| US8199590B1 (en) | 2009-09-25 | 2012-06-12 | Novocell Semiconductor, Inc. | Multiple time programmable non-volatile memory element |
| US8134859B1 (en) | 2009-09-25 | 2012-03-13 | Novocell Semiconductor, Inc. | Method of sensing a programmable non-volatile memory element |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4023122A (en) * | 1975-01-28 | 1977-05-10 | Nippon Electric Company, Ltd. | Signal generating circuit |
| US3985970A (en) * | 1975-04-11 | 1976-10-12 | Societe Lignes Telegraphiques Et Telephoniques | Regeneration of signalling pulses |
| US4296338A (en) * | 1979-05-01 | 1981-10-20 | Motorola, Inc. | Power on and low voltage reset circuit |
| JPS56122225A (en) * | 1980-02-29 | 1981-09-25 | Fujitsu Ltd | Power on reset circuit |
| JPS57176432A (en) * | 1981-04-24 | 1982-10-29 | Toshiba Corp | Automatic clear circuit |
| US4409501A (en) * | 1981-07-20 | 1983-10-11 | Motorola Inc. | Power-on reset circuit |
| US4461963A (en) * | 1982-01-11 | 1984-07-24 | Signetics Corporation | MOS Power-on reset circuit |
| US4581552A (en) * | 1984-02-17 | 1986-04-08 | Texas Instruments Incorporated | Power-up clear circuitry having two thresholds |
| DE3433777A1 (de) * | 1984-09-14 | 1986-03-27 | Robert Bosch Gmbh, 7000 Stuttgart | Impulsformer fuer induktive geber |
| DE3508335A1 (de) * | 1985-03-08 | 1986-09-11 | Voest-Alpine Friedmann GmbH, Linz | Schaltungsanordnung zur erfassung der stromaenderungssignale eines an einer konstanten gleichspannung liegenden nadelhubsensors einer einspritzduese fuer brennkraftmaschinen |
| US4634904A (en) * | 1985-04-03 | 1987-01-06 | Lsi Logic Corporation | CMOS power-on reset circuit |
| US4716322A (en) * | 1986-03-25 | 1987-12-29 | Texas Instruments Incorporated | Power-up control circuit including a comparator, Schmitt trigger, and latch |
| JPH0693616B2 (ja) * | 1986-07-21 | 1994-11-16 | 沖電気工業株式会社 | リセツト回路 |
-
1987
- 1987-05-07 IT IT8720420A patent/IT1215463B/it active
-
1988
- 1988-04-28 US US07/187,581 patent/US4888497A/en not_active Expired - Lifetime
- 1988-05-04 DE DE8888107152T patent/DE3874436T2/de not_active Expired - Fee Related
- 1988-05-04 EP EP88107152A patent/EP0298215B1/en not_active Expired - Lifetime
- 1988-05-06 JP JP63109969A patent/JP2588582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0298215B1 (en) | 1992-09-09 |
| IT8720420A0 (it) | 1987-05-07 |
| DE3874436T2 (de) | 1993-03-18 |
| IT1215463B (it) | 1990-02-14 |
| JP2588582B2 (ja) | 1997-03-05 |
| EP0298215A1 (en) | 1989-01-11 |
| DE3874436D1 (de) | 1992-10-15 |
| US4888497A (en) | 1989-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63314023A (ja) | Ｃｍｏｓ型の集積回路用の、電源上昇時におけるリセットパルスの発生装置 | |
| US5534804A (en) | CMOS power-on reset circuit using hysteresis | |
| KR100301368B1 (ko) | 파워온리셋회로 | |
| KR970005128B1 (ko) | 파워 온 검출 회로 | |
| JP2541585B2 (ja) | リセット信号発生回路 | |
| US4812679A (en) | Power-on reset circuit | |
| US20070001721A1 (en) | Power-on reset circuit | |
| KR100562501B1 (ko) | 파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치 | |
| US5883532A (en) | Power-on reset circuit based upon FET threshold level | |
| JPH0757474A (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPH04351791A (ja) | 半導体メモリー装置のデータ入力バッファー | |
| JPH06214679A (ja) | 起動時リセット回路 | |
| US6281723B1 (en) | Device and method for power-on/power-off checking of an integrated circuit | |
| KR0157885B1 (ko) | 전원 공급 감지 회로 | |
| CN113364442B (zh) | 启动电路及芯片 | |
| US5686848A (en) | Power-up/power-down reset circuit for low voltage interval | |
| JP4115727B2 (ja) | 電源電圧検出回路 | |
| KR100316421B1 (ko) | 집적회로에 내장하는 파워-온 회로 | |
| JPH10313240A (ja) | パワーオンリセット回路 | |
| JPH0472912A (ja) | パワーオンリセット回路 | |
| JPH04326618A (ja) | リセット信号発生回路装置 | |
| US11115018B1 (en) | Power transistor overcurrent protection circuit | |
| KR101179187B1 (ko) | 파워 온 리셋 회로 및 이를 구비한 반도체 장치 | |
| CN116015267B (zh) | 一种用于保护芯片低压器件的上下电复位方法及装置 | |
| JP2005039635A (ja) | パワーオンリセット回路 |