JPS63313829A - 半導体装置作製方法 - Google Patents
半導体装置作製方法Info
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- JPS63313829A JPS63313829A JP63110193A JP11019388A JPS63313829A JP S63313829 A JPS63313829 A JP S63313829A JP 63110193 A JP63110193 A JP 63110193A JP 11019388 A JP11019388 A JP 11019388A JP S63313829 A JPS63313829 A JP S63313829A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000011248 coating agent Substances 0.000 claims abstract description 14
- 238000000576 coating method Methods 0.000 claims abstract description 14
- 238000007789 sealing Methods 0.000 claims abstract description 5
- 238000010137 moulding (plastic) Methods 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 15
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 abstract description 9
- 230000007797 corrosion Effects 0.000 abstract description 7
- 238000005260 corrosion Methods 0.000 abstract description 7
- 239000004593 Epoxy Substances 0.000 abstract description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 3
- 238000000465 moulding Methods 0.000 abstract description 3
- 230000008595 infiltration Effects 0.000 abstract 3
- 238000001764 infiltration Methods 0.000 abstract 3
- 239000004411 aluminium Substances 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 8
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 238000007667 floating Methods 0.000 description 5
- 239000012808 vapor phase Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 239000012778 molding material Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- WNROFYMDJYEPJX-UHFFFAOYSA-K aluminium hydroxide Chemical compound [OH-].[OH-].[OH-].[Al+3] WNROFYMDJYEPJX-UHFFFAOYSA-K 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- -1 chlorine ions Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- 239000006223 plastic coating Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の封止に関する。
この発明は、プラスチック・モールド封止に関し、ファ
イナルコーティングを半導体チップ(トランジスタまた
はそれが複数個集積化された半導体装置を以下チップと
いう)の表面のみならず、ワイヤボンド用パッドにボン
ディングされた金細線(25μφ)の少なくともパッド
近傍にコーティングすることにより、アルミニューム・
パッドまたはチップ内の5〜10μ巾のリード等でのコ
ロ−ジョン(腐食)を防ぐことを目的としている。
イナルコーティングを半導体チップ(トランジスタまた
はそれが複数個集積化された半導体装置を以下チップと
いう)の表面のみならず、ワイヤボンド用パッドにボン
ディングされた金細線(25μφ)の少なくともパッド
近傍にコーティングすることにより、アルミニューム・
パッドまたはチップ内の5〜10μ巾のリード等でのコ
ロ−ジョン(腐食)を防ぐことを目的としている。
この発明は、プラスチック・モールド・パッケージにお
いて、信頼性の低下をする水等の湿度が単にプラスチッ
ク・パッケージのバルクのみならず、ワイヤを伝わり侵
入する水、リードフレームの表面を伝わって侵入する水
に対しても、ブロッキング効果を有した、高信頼性の半
導体装置を設けたことを特徴としている。
いて、信頼性の低下をする水等の湿度が単にプラスチッ
ク・パッケージのバルクのみならず、ワイヤを伝わり侵
入する水、リードフレームの表面を伝わって侵入する水
に対しても、ブロッキング効果を有した、高信頼性の半
導体装置を設けたことを特徴としている。
この発明は、窒化珪素のファイナル・コーティングをウ
ェハ・レベルにて行うのではなく、チップをグイボンデ
ィング(ダイアタッチともいう)し、さらにワイヤ・ボ
ンディングを完了した後、チップ表面のみならずワイヤ
およびアルミニューム・パッドに対しても、同時に30
0°C以下好ましくは100〜250°Cの温度でプラ
ズマ気相法、光プラズマ気相法または充気相法により行
うことにより、これら全ての表面に窒化珪素膜コーティ
ングを施し、その後にプラスチック・モールド処理によ
る封止を行うことを特徴としている。
ェハ・レベルにて行うのではなく、チップをグイボンデ
ィング(ダイアタッチともいう)し、さらにワイヤ・ボ
ンディングを完了した後、チップ表面のみならずワイヤ
およびアルミニューム・パッドに対しても、同時に30
0°C以下好ましくは100〜250°Cの温度でプラ
ズマ気相法、光プラズマ気相法または充気相法により行
うことにより、これら全ての表面に窒化珪素膜コーティ
ングを施し、その後にプラスチック・モールド処理によ
る封止を行うことを特徴としている。
従来、チップのファイナル・コーティングは、ウェハ・
レベルにて行っていた。このため、その後工程にくるワ
イヤ・ボンディング用のパッド部のアルミニューム(一
般には100μ×100μ)ハエボキシ・モールド一部
に露呈してしまっていた。
レベルにて行っていた。このため、その後工程にくるワ
イヤ・ボンディング用のパッド部のアルミニューム(一
般には100μ×100μ)ハエボキシ・モールド一部
に露呈してしまっていた。
このため、第1図に示すごときプラスチック製DIP(
ディアル・イン・パッケージ)において、プラスチック
(36)バルク(33)からの水(湿度)の侵入に対し
ては、窒化珪素(30)はブロッキング効果を有するが
、ワイヤを伝わる侵入(34)、さらにリードフレーム
(37)とモールド(36)との界面でのクランク(3
2)からの侵入(31)に対しては、まったく効果を有
さないことが判明した。 このためアルミニューム・パ
ッド(38)はコロ−ジョンを起こしやすく、半導体装
置の特性劣化、信頼性低下を誘発してしまっていた。
ディアル・イン・パッケージ)において、プラスチック
(36)バルク(33)からの水(湿度)の侵入に対し
ては、窒化珪素(30)はブロッキング効果を有するが
、ワイヤを伝わる侵入(34)、さらにリードフレーム
(37)とモールド(36)との界面でのクランク(3
2)からの侵入(31)に対しては、まったく効果を有
さないことが判明した。 このためアルミニューム・パ
ッド(38)はコロ−ジョンを起こしやすく、半導体装
置の特性劣化、信頼性低下を誘発してしまっていた。
特にモールド材例えばモートン社の410Bエポキシモ
ールド材を用いた場合、そのモールド材中に塩素が多量
に残存し、水により塩素イオンとなりアルミニュームと
反応し、コロ−ジョン(腐食)を起こし、アルミニュー
ムが水酸化アルミニュームとなり断線してしまう。その
ためその半導体装置としての信頼性低下が著しかった。
ールド材を用いた場合、そのモールド材中に塩素が多量
に残存し、水により塩素イオンとなりアルミニュームと
反応し、コロ−ジョン(腐食)を起こし、アルミニュー
ムが水酸化アルミニュームとなり断線してしまう。その
ためその半導体装置としての信頼性低下が著しかった。
また、フレームをリード部において曲げかつタイバーを
切断する際起こりやすいリードフレームとエポキシモー
ルドとの接着面でのクラック(32)からの水の侵入に
よるパッド部でのコロ−ジョンの発生には、まったくの
無防備であった。
切断する際起こりやすいリードフレームとエポキシモー
ルドとの接着面でのクラック(32)からの水の侵入に
よるパッド部でのコロ−ジョンの発生には、まったくの
無防備であった。
本発明はかかる従来のDIPにおきる信頼性の低下を防
ぐためになされたものである。
ぐためになされたものである。
第2図は本発明構造のプラスチックDIPの縦断面図を
示す。
示す。
図面において、ダイ(28)に密着させたチップ(26
)と、このチップのアルミニューム・パッド(38)と
ステム(35)との間に金線のワイヤボンドを行い、さ
らにこのチップ(26)表面、パッド(38)表面、ワ
イヤ表面(特にパッド近傍表面)に対し、窒化珪素膜(
30)のコーティングを行う。
)と、このチップのアルミニューム・パッド(38)と
ステム(35)との間に金線のワイヤボンドを行い、さ
らにこのチップ(26)表面、パッド(38)表面、ワ
イヤ表面(特にパッド近傍表面)に対し、窒化珪素膜(
30)のコーティングを行う。
さらに好ましくはワイヤ全体のみならずステム(35)
上面およびそこにボンディングされたワイヤの表面に対
しても、コーティングをしたものである。
上面およびそこにボンディングされたワイヤの表面に対
しても、コーティングをしたものである。
この窒化珪素膜は100〜300°C好ましくは150
〜250°Cの温度において、珪化物気体とアンモニア
とを反応炉に導入し、そこに電気エネルギーまたは光エ
ネルギーを供給するいわゆるプラズマ気相法、フォト・
プラズマ気相法またはフォトCVD法により形成せしめ
た。
〜250°Cの温度において、珪化物気体とアンモニア
とを反応炉に導入し、そこに電気エネルギーまたは光エ
ネルギーを供給するいわゆるプラズマ気相法、フォト・
プラズマ気相法またはフォトCVD法により形成せしめ
た。
かくの如くして、窒化珪素膜を300〜2500人、一
般には約1000人の厚さに形成した後、公知のインジ
ェクション・モールド法によりエポキシ(例えば410
B)モールド法により注入・封止させた。
般には約1000人の厚さに形成した後、公知のインジ
ェクション・モールド法によりエポキシ(例えば410
B)モールド法により注入・封止させた。
さらにフレームをリード部(37)にて曲げ、かつりイ
バーを切断する。さらにリード部を酸洗いを行った後、
リードにハンダメッキを行った。
バーを切断する。さらにリード部を酸洗いを行った後、
リードにハンダメッキを行った。
かかる本発明の半導体装置の構造において、信頼性が低
下をするモールドバルクからの水の侵入(33)、ワイ
ヤ(27)表面を伝わる侵入(34)、クラック(32
)からの水の侵入(31)のすべてに対しコロ−ジョン
を防ぐことができるようになった。
下をするモールドバルクからの水の侵入(33)、ワイ
ヤ(27)表面を伝わる侵入(34)、クラック(32
)からの水の侵入(31)のすべてに対しコロ−ジョン
を防ぐことができるようになった。
特にアルミニューム・パッド(38)の全ての表面が直
接モールド材に露呈・接触していない、加えて窒化珪素
膜は水、塩素に対するブロッキング効果(マスク効果)
が大きい。このため本発明構造の半導体においては、P
CT (プレッシャー・クツカー・テスト) 10a
tom、100時間、150°Cの条件下においても、
まったく不良が観察されず、従来のICチップが50〜
100フイツトの不良率を有していたが、゛5〜10フ
ィツトにまでその不良率を下げることが可能になった。
接モールド材に露呈・接触していない、加えて窒化珪素
膜は水、塩素に対するブロッキング効果(マスク効果)
が大きい。このため本発明構造の半導体においては、P
CT (プレッシャー・クツカー・テスト) 10a
tom、100時間、150°Cの条件下においても、
まったく不良が観察されず、従来のICチップが50〜
100フイツトの不良率を有していたが、゛5〜10フ
ィツトにまでその不良率を下げることが可能になった。
第3図は本発明のチップがフレームにボンディングされ
た構造にて、プラズマCVD法により窒化珪素膜のコー
ティングを行うための装置の概要を示す。
た構造にて、プラズマCVD法により窒化珪素膜のコー
ティングを行うための装置の概要を示す。
図面において、反応系(6)、ドーピング系(5)を有
している。
している。
反応系は、反応室(1)と予備室(7)とを有し、ゲー
ト弁(9) 、 (8)とを有している。反応室(1)
は一対のハロゲンヒータ(22)を有し、その内側に供
給側フードを有し、フード(13)のノズルより入口側
(3)よりの反応性気体を下方向に吹き出し、反応をさ
せ、被膜形成を行った。反応後は排出側フード(14)
より排気口(4)を経てバルブ(21) 、真空ポンプ
(20)に至る。高周波電源(10) 、周波数100
〜500KHz )より、電気エネルギーは一対の網状
電極(11)、(12)により反応性気体に供給される
。被膜の被形成体(2)(以下基板(2)という)は絶
縁サポータ(41)上に配設された枠構造のホルダー(
40)内に一対の電極間の電界の方向に平行にし、さら
にいずれの電極からも離間させている。そして複数の基
板は互いに一定の間隔(例えば5cm )または概略一
定の間隔を有して配設されている。
ト弁(9) 、 (8)とを有している。反応室(1)
は一対のハロゲンヒータ(22)を有し、その内側に供
給側フードを有し、フード(13)のノズルより入口側
(3)よりの反応性気体を下方向に吹き出し、反応をさ
せ、被膜形成を行った。反応後は排出側フード(14)
より排気口(4)を経てバルブ(21) 、真空ポンプ
(20)に至る。高周波電源(10) 、周波数100
〜500KHz )より、電気エネルギーは一対の網状
電極(11)、(12)により反応性気体に供給される
。被膜の被形成体(2)(以下基板(2)という)は絶
縁サポータ(41)上に配設された枠構造のホルダー(
40)内に一対の電極間の電界の方向に平行にし、さら
にいずれの電極からも離間させている。そして複数の基
板は互いに一定の間隔(例えば5cm )または概略一
定の間隔を有して配設されている。
この基板(2)は、グロー放電により作られるプラダマ
中の陽極社内に配設され、電気的にいずれの、電極(1
1) 、 (12)からもフローティング構造を有して
いる。
中の陽極社内に配設され、電気的にいずれの、電極(1
1) 、 (12)からもフローティング構造を有して
いる。
反応性気体はフード(13)より枠構造のホルダ(40
)の内側およびフード(14)により囲まれた内側にて
プラズマ活性状態で基板上に被膜形成がなされ、フレー
クが反応室内で作られないようにさせている。
)の内側およびフード(14)により囲まれた内側にて
プラズマ活性状態で基板上に被膜形成がなされ、フレー
クが反応室内で作られないようにさせている。
第3図に示すごとき本発明方法におけるPCvD法は、
基板が電極的にフローティングであるフローティング・
プラズマ気相法(FPCVD )法であるため、基板の
一部に導体を用いても、放電が不安定になることはない
という特長を有する。
基板が電極的にフローティングであるフローティング・
プラズマ気相法(FPCVD )法であるため、基板の
一部に導体を用いても、放電が不安定になることはない
という特長を有する。
ドーピング系は珪化物気体であるシランまたはジクロー
ルシランを(17)より、また窒化物気体であるアンモ
ニアを(16)より、キャリアガスでる窒素または水素
を(15)より供給している。それらは流量計(18)
、バルブ(19)により制御している。
ルシランを(17)より、また窒化物気体であるアンモ
ニアを(16)より、キャリアガスでる窒素または水素
を(15)より供給している。それらは流量計(18)
、バルブ(19)により制御している。
例えば基板温度を220°C±10°Cとし、NH3/
SiH<=20とした。さらに200KHzの周波数に
より100Wの出力を供給した。かくして平均1000
A (1000人士200人)に約15分の被膜形成を
行った。
SiH<=20とした。さらに200KHzの周波数に
より100Wの出力を供給した。かくして平均1000
A (1000人士200人)に約15分の被膜形成を
行った。
ホルダー(40)は枠の内側の大きさ60cm X 6
0cmを有し、電極間距離は30cm (有効20cm
)としている。
0cmを有し、電極間距離は30cm (有効20cm
)としている。
また第3図の基板(2)の部分を拡大した図面を第4図
に示す。
に示す。
第4図において、(八)はサポータ(23)の両表面に
コバール製フレーム(40)のパッドにチップ(26)
をダイアタッチし、さらにチップのアルミニューム・パ
ッドとステム(25)間にワイヤボンド(27)させた
フレームを配設している。
コバール製フレーム(40)のパッドにチップ(26)
をダイアタッチし、さらにチップのアルミニューム・パ
ッドとステム(25)間にワイヤボンド(27)させた
フレームを配設している。
リードフレーム(40)において、少なくともリードと
する領域に対しては、フレーム(40)の保持を兼ねた
カバー(24)にて覆い、このリード部に窒化珪素膜が
形成されないようにしている。
する領域に対しては、フレーム(40)の保持を兼ねた
カバー(24)にて覆い、このリード部に窒化珪素膜が
形成されないようにしている。
フレーム(40)はこのカバー(24)のため、第4図
(C)の領域(29)のみに窒化珪素膜が形成され、領
域(25)には窒化珪素膜を形成させないことがきわめ
て重要である。
(C)の領域(29)のみに窒化珪素膜が形成され、領
域(25)には窒化珪素膜を形成させないことがきわめ
て重要である。
第4図(C)は、リード部の下側を省略した16ピンの
例を示している。しかしこの形状以外の(キ意のピン数
、形状を同様に有せしめることが可能であることはいう
までもない。
例を示している。しかしこの形状以外の(キ意のピン数
、形状を同様に有せしめることが可能であることはいう
までもない。
第4図(B)は(A)におけるサポータ(23)を省略
したものである。同様にチップ(26)の近傍のみを選
択的に窒化珪素膜でコーティングをし、リード部にはコ
ーティングされないようにリードのカバー (24)が
フレームの保持を兼ねて設けられている。
したものである。同様にチップ(26)の近傍のみを選
択的に窒化珪素膜でコーティングをし、リード部にはコ
ーティングされないようにリードのカバー (24)が
フレームの保持を兼ねて設けられている。
しかし第3図のFPCVD法においては、グロー放電を
させ、各?レームに初期の電荷がチャージアップした後
は、チャージがリークすることがないため、絶縁膜上に
被膜を形成させる場合とまったく同様に窒化珪素膜のフ
ァイナルコーティングすることができるという特長を有
する。
させ、各?レームに初期の電荷がチャージアップした後
は、チャージがリークすることがないため、絶縁膜上に
被膜を形成させる場合とまったく同様に窒化珪素膜のフ
ァイナルコーティングすることができるという特長を有
する。
即ち、本発明の作製方法は、単に窒化珪素膜をワイヤボ
ンドした後にコーティングするという特長を有するのみ
ならず、パッド、チップ表面に対しても均一な膜厚をコ
ーティングするため、FPCVD法を用いたことを他の
特長としている。
ンドした後にコーティングするという特長を有するのみ
ならず、パッド、チップ表面に対しても均一な膜厚をコ
ーティングするため、FPCVD法を用いたことを他の
特長としている。
なお本発明においては、FPCVD法において、電気エ
ネルギーのみならず、10〜15μの波長の遠赤外また
は300nm以下の紫外光を同時に加えたフローティン
グであって、かつ光エネルギーを用いるフォトCVD
(またはフォトFPCVD )法を用いることは有効
である。
ネルギーのみならず、10〜15μの波長の遠赤外また
は300nm以下の紫外光を同時に加えたフローティン
グであって、かつ光エネルギーを用いるフォトCVD
(またはフォトFPCVD )法を用いることは有効
である。
また第3図において、ハロゲンランプの加熱装置(22
)の一部を紫外光の発生源とすることにより可能とする
ことができる。
)の一部を紫外光の発生源とすることにより可能とする
ことができる。
第1図は従来のデュアル・イン・ライン製プラスチック
・パッケージ半導体装置を示す。 第2図は本発明のデュアル・イン・ライン製プラスチッ
ク・パッケージ半導体装置を示す。 第3図は本発明方法を実施するためのフローティング・
プラズマ気相反応装置の概要を示す。 第4図は第3図の装置のうちの基板部の拡大図を示す。
・パッケージ半導体装置を示す。 第2図は本発明のデュアル・イン・ライン製プラスチッ
ク・パッケージ半導体装置を示す。 第3図は本発明方法を実施するためのフローティング・
プラズマ気相反応装置の概要を示す。 第4図は第3図の装置のうちの基板部の拡大図を示す。
Claims (1)
- 1、一対の電極間にグロー放電により作られたプラズマ
陽光柱内に、前記電極間の電界方向に平行に前記一対の
電極のいずれからも離間して複数の基板が一定の間隔で
配設せしめて被膜形成を行うプラズマCVD装置を用い
ることにより、リードフレームと半導体チップと、該チ
ップのボンディング用パットと前記リードフレームのス
テムとの間にボンディングされたワイヤとを有する半導
体装置を複数個前記基板として配設せしめ、前記チップ
、ワイヤおよびステムにファイナルコーティングを行う
工程と、該工程の後、プラスチックモールド処理により
封止を行う工程を有することを特徴とする半導体装置作
製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63110193A JPS63313829A (ja) | 1988-05-06 | 1988-05-06 | 半導体装置作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63110193A JPS63313829A (ja) | 1988-05-06 | 1988-05-06 | 半導体装置作製方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58106452A Division JPS59231840A (ja) | 1983-06-14 | 1983-06-14 | 半導体装置作成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63313829A true JPS63313829A (ja) | 1988-12-21 |
JPH0143456B2 JPH0143456B2 (ja) | 1989-09-20 |
Family
ID=14529411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63110193A Granted JPS63313829A (ja) | 1988-05-06 | 1988-05-06 | 半導体装置作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63313829A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53103375A (en) * | 1977-02-22 | 1978-09-08 | Toshiba Corp | Semiconductor device |
JPS5771137A (en) * | 1980-10-22 | 1982-05-01 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1988
- 1988-05-06 JP JP63110193A patent/JPS63313829A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53103375A (en) * | 1977-02-22 | 1978-09-08 | Toshiba Corp | Semiconductor device |
JPS5771137A (en) * | 1980-10-22 | 1982-05-01 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH0143456B2 (ja) | 1989-09-20 |
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