JPS6331222A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期引き込みを行なうＰＬＬ回路に係り、
特に、入力の搬送波対雑音電力比（以下、ＣＡＭという
）の変動に対しＰＬＬ回路の引込時間の最適化を行なう
ＶＣＯ（電圧制御発振器）可変速度掃引方式を採用した
ｐＬＬ回路に関する。

〔従来の技術〕

従来のＰＬＬ回路では、例えば特開昭６０−１２０６２
０′＠、特公昭６０−１１８５３号公報に示されるｐＬ
Ｌ回路のように、ＶＣＯの掃引速度をｐＬＬ回路の同期
特性及び入力のら洗の最低値により決定している。つま
り、最低のＣ／ｌｖに合わせて掃引速度を一定とし、Ｃ
／／Ｎが変化してもこれにかかわらず一定の掃引速度で
引き込みを行なうようにしている。

〔発明が解決しようとする問題点〕

例えば、ＣＡＭの変動が大きい剣星通信寺では、最低の
ＣＡＭに対してかなり萬いｃ７ｕの信号が入力してくる
ことがある。ＰＬＬ回路における完全な引き込みのため
の掃引速度は、入力のＣＡＭが尚くなるにつれてその速
度を上げることが好ましい。

しかし、従来は前述したように、掃引速度を最低のＣＩ
に合わせて固定しであるため、高ら冷１人力時はＰＬＬ
回路の能力に対し引き込み時間が長くなってしまうとい
う問題がある。つまり、従来は、広い範囲のｃ７ｎに渡
って効率的な掃引速度を与えるものでないという問題が
ある。

本発明の目的は、入力のＣＡが変化しても常にｐＬＬ回
路が完全に引込可能な最高速度で掃引することができる
ＶＣＯ可変速度掃引方式を採用したＰＬＬ回路を提供す
ることにある。

〔問題点を解決するための手段〕

上記目的は、ＰＬＬ回路に、入力ｃ／Ｎ検出手段と、検
出したら冷１値圧応じてＶＣＯに印加する電圧を変化さ
せる掃引速度最適化手段とを設けることで、達成される
。

〔作用〕

入力のＣ／Ｎが変化すると、該変化に厄じてＶＣＯに与
えられる電圧が１整される。これにより、ＶＣＯの発振
周波数が変化し、掃引速度の最適化が図られる。

〔実施例〕 以下、本発明の一実施例を図面を参照して説明する。

丙、 図は本発明の一実施例に係るＶＣＯ可変速度掃−Ｍ１方
式を採用したＰＬＬ回路のブロック構成図である。図に
おいて、入力の搬送波１は可変利得増幅器２に入力され
て、可変利得増幅器２の出力はＶＣＯ７の出力と位相比
較器３により位相比較され、位相差に対応する電圧か位
相比較器３から出力される。位相比較器３の出力のうち
直流成分がループフィルタ４により抽出され、このルー
プフィルタ４の出力と、例えば低周波発撮器で構成した
掃引回路５の出力との和が加算器６でとられ、加算器６
の出力電圧がＶＣＯ７に印加されてＶＣＯ７の発振周波
数が制御される。掃引回路５は、ループが非同期状態に
なるとオン〔動作）してＶＣＯ７の発振周波数を掃引し
、同期状態になるとオフ（停止）となる。

可変利得増幅器２の出力はまた、検波器９にも入力され
る。この検波器９には、ＶＣＯ７の出力、　π か７移相器８を通して与えられている。１移相器８を通
すのは、ＶＣＯ７の出力位相が位相比較器３の特性によ
り搬送波１に対して−ずれるので、同相に戻すためであ
る。検波器９の出力はローパスフィルター０を通すこと
である周波数以下のノイ・　３　・ ズがカットされる。このローパスフィルタ１０の出力を
可変利得増幅器２に帰還させ、搬送波が一定となるよう
に自動利得制御（ＡＧＣ）をかける。

この結果、可変利得増幅器２の出力の雑音レベルは、入
力のＣ／Ｎに比例する雑音レベルとなる。この雑音レベ
ルを検出することで、入力のｃ７ｙを検出したことにな
る。そこで、ローパスフィルタ１０の出力つまり、前記
雑音レベルを増幅器１２を介して電圧比較器（Ｑツク検
出器）１１に入力し、電圧比較器１１の閾値と入力雑音
レベルとの比較出力により掃引回路５を停止させる構成
としている。

電圧比較器１１の閾値は、従来は雑音によって誤動作し
ないようにある程度高い値に設定されていた。つまり、
従来は雑音によって殆ど誤動作はしないようにされてい
た。尚、誤動作とは、ＰＬＬ回路が同期していないのに
同期（ロック）シタトいう信号が電圧比較器１１から出
力され、掃引回路５が停止される状態をいう。

本実施例では、電圧比較器１１０閾値を低い値に設定す
る。この結果、入力Ｃβの低下に対応して１．４Ｉ 上記誤動作の頻度が増加する。つまり、入力ら４′の低
下に対応して掃引回路５が停止される頻度が増加する。

この様に断続的な掃引を行なうことにより、掃引速度は
入力Ｃ／Ｈに対応した最適値となる。速い掃引速度で引
込みを完了した後は、電圧比較器１１の閾値を上げ、誤
動作を防止する。

本実施例によれば、入力のＣ′２薪に対して常に完全な
引込みを実現し、且つ、引込時間が最短になるという効
果がある。

〔発明の効果〕

本発明によれば、ＶＣＯの掃引が、入力のＣ／Ｎに対応
して最適となるので、ＰＬＬが常に完全な引込みを実現
しかつ最短の引込み・時間になるという効果がある。

【図面の簡単な説明】

図は、本発明の一実施例を適用したＰＬＬ回路のブロッ
ク図である。 １・・・搬送波人力　　　　２・・・可変利得増幅器３
・・・位相比較器　　　　４・・・ループフィルタ５・
・・掃引回路　　　　　６・・・加算器９・・・検波器
　　　　　　１０・・・低域ろ波器１１・・・電圧比較
器　　　　１２・・・増幅器・　７　・

Claims (1)

【特許請求の範囲】
1. １、電圧制御発振器と、該電圧制御発振器の出力と入力
   信号との位相差に対応する電圧を出力する位相比較器と
   、該位相比較器出力の直流成分を抽出し前記電圧制御発
   振器に印加するループフィルタとを備えるＰＬＬ回路に
   おいて、入力信号のＣ／Ｎを検出する手段と、検出した
   Ｃ／Ｎに応じて前記電圧制御発振器に印加する電圧を制
   御する掃引速度最適化手段とを設けたことを特徴とする
   ＰＬＬ回路。