JPS63310049A - マイクロプセロセサの起動用メモリ回路 - Google Patents
マイクロプセロセサの起動用メモリ回路Info
- Publication number
- JPS63310049A JPS63310049A JP14561687A JP14561687A JPS63310049A JP S63310049 A JPS63310049 A JP S63310049A JP 14561687 A JP14561687 A JP 14561687A JP 14561687 A JP14561687 A JP 14561687A JP S63310049 A JPS63310049 A JP S63310049A
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000282320 Panthera leo Species 0.000 description 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特に電源投入直後に磁気ディスク装置などの外
部記憶装置に記憶したプログラムを主記憶にロードして
作動し始めるマイクロプロセサシステムの起動用メモリ
回路に関する。
部記憶装置に記憶したプログラムを主記憶にロードして
作動し始めるマイクロプロセサシステムの起動用メモリ
回路に関する。
起動用プログラムが記憶されているＲＯＭのデータバス
と、マイクロプロセサ（以降Ｍ Ｐ Ｕ゛と略記）のデ
ータバスを直結せずに複数個のレジスタを介して接続す
る。そして、該ＭＰＵの制御信号と該ＭＰＵが上記ＲＯ
Ｍをアクセスしようとしていることを検出するデコーダ
の出力とを入力とするシーケンス回路によって上記レジ
スタ及び上記ＲＯＭを駆動して該ＭＰＵのデータバスの
サイズよりも小さい、具体的には２のべき乗分の１のバ
スサイズのＲＯＭを使用できるようにしたものである。
と、マイクロプロセサ（以降Ｍ Ｐ Ｕ゛と略記）のデ
ータバスを直結せずに複数個のレジスタを介して接続す
る。そして、該ＭＰＵの制御信号と該ＭＰＵが上記ＲＯ
Ｍをアクセスしようとしていることを検出するデコーダ
の出力とを入力とするシーケンス回路によって上記レジ
スタ及び上記ＲＯＭを駆動して該ＭＰＵのデータバスの
サイズよりも小さい、具体的には２のべき乗分の１のバ
スサイズのＲＯＭを使用できるようにしたものである。
従来、起動用ＲＯＭはＭＰＵのデータバスと同−サイズ
になるように並列配置されていた。例えハ、１６ビソト
バスのＭＰＵには８ビフトバスのＲＯＭを２個、あるい
はプログラムが２個のＲＯＭにはいり切れない場合には
２個並列単位で直列に構成して２ＸＮ（Ｎは正整数）個
装置していた。
になるように並列配置されていた。例えハ、１６ビソト
バスのＭＰＵには８ビフトバスのＲＯＭを２個、あるい
はプログラムが２個のＲＯＭにはいり切れない場合には
２個並列単位で直列に構成して２ＸＮ（Ｎは正整数）個
装置していた。
起動用ＲＯＭには外部記憶装置の駆動用プログラムや基
本的なハードウェアテスト用プログラムなど必要にして
最低限の内容しか記憶されておらず概してその記憶容量
は大きいものを必要としない。一方、半導体技術の進歩
はＭＰＵの処理の高速化をそのデータバスサイズの増大
を一つの手段として採用し実用化している。従って、起
動用ＲＯＭにおいては比較的小容量であることと、バス
サイズが大きいことといった商用品においては相矛盾す
る仕様が要求されることになる０例えばＭＰＵが１６ビ
ツトバスのもので、起動用プログラムに４にバイトを必
要とする場合、８ピントサイズで深さが２にのＲＯＭを
２個並列に配置して１６ビツトバスのＲＯＭを構成して
ＭＰＵに接続する。
本的なハードウェアテスト用プログラムなど必要にして
最低限の内容しか記憶されておらず概してその記憶容量
は大きいものを必要としない。一方、半導体技術の進歩
はＭＰＵの処理の高速化をそのデータバスサイズの増大
を一つの手段として採用し実用化している。従って、起
動用ＲＯＭにおいては比較的小容量であることと、バス
サイズが大きいことといった商用品においては相矛盾す
る仕様が要求されることになる０例えばＭＰＵが１６ビ
ツトバスのもので、起動用プログラムに４にバイトを必
要とする場合、８ピントサイズで深さが２にのＲＯＭを
２個並列に配置して１６ビツトバスのＲＯＭを構成して
ＭＰＵに接続する。
即ち、１６にビット容量のＲＯＭが２個必要なのである
。ところが、小量多品種生産の場合−や、仕様変更が予
定される場合などに用いられるＵＶＥＰＲＯＭ （紫外
線消去の書き換え可能なＲＯＭ ）では既に１６にビッ
トという小容量のものは極めて入手困難である。そこで
、例えば６４にビットのものを使うとすると、上記例の
４にバイトのプログラムを納めるのに６４にビット（８
にバイト）のＲＯＭが２個すなわち１６にバイトのＲＯ
Ｍを構成することになり、容量の４分の３は無駄となる
。ＭＰＵが３２ビツトバスやそれ以上となれば上述した
矛盾は更に大きなものになることは容易に推定できる。
。ところが、小量多品種生産の場合−や、仕様変更が予
定される場合などに用いられるＵＶＥＰＲＯＭ （紫外
線消去の書き換え可能なＲＯＭ ）では既に１６にビッ
トという小容量のものは極めて入手困難である。そこで
、例えば６４にビットのものを使うとすると、上記例の
４にバイトのプログラムを納めるのに６４にビット（８
にバイト）のＲＯＭが２個すなわち１６にバイトのＲＯ
Ｍを構成することになり、容量の４分の３は無駄となる
。ＭＰＵが３２ビツトバスやそれ以上となれば上述した
矛盾は更に大きなものになることは容易に推定できる。
本発明は以上述べた事情に鑑み、ＭＰＵのデータバスサ
イズの２のべき乗分の１のサイズのデータバスサイズを
もつＲＯＭでＭＰＵを動作させることを可能にし、ＲＯ
Ｍの使用効率を向上させることを目的としたものである
。
イズの２のべき乗分の１のサイズのデータバスサイズを
もつＲＯＭでＭＰＵを動作させることを可能にし、ＲＯ
Ｍの使用効率を向上させることを目的としたものである
。
起動用プログラムが記憶されたＲＯＭのデータバスを共
通入力として並列配置され、出力はＭＰＵのデータバス
に接続された複数のレジスタと、このレジスタ及び上記
ＲＯＭをＭＰＵの指示に従って制御するシーケンス回路
を設ける。ＭＰＵのデータバスが２Ｍビット（Ｍは正整
数）、ＲＯＭのデータバスが２１ビツト（Ｒは正整数）
とすると、２３Ｎ−１１１がレジスタの個数である。言
い換えるとＭＰＵのデータバスを２ （Ｎ−１＋個に分
割し、この小単位のバスを各レジスタが駆動するよう配
置されるのである。また、シーケンス回路はＲＯＭを制
御するにあたり、ＲＯＭの下位アドレス信号線２（トド
１本を駆動する。
通入力として並列配置され、出力はＭＰＵのデータバス
に接続された複数のレジスタと、このレジスタ及び上記
ＲＯＭをＭＰＵの指示に従って制御するシーケンス回路
を設ける。ＭＰＵのデータバスが２Ｍビット（Ｍは正整
数）、ＲＯＭのデータバスが２１ビツト（Ｒは正整数）
とすると、２３Ｎ−１１１がレジスタの個数である。言
い換えるとＭＰＵのデータバスを２ （Ｎ−１＋個に分
割し、この小単位のバスを各レジスタが駆動するよう配
置されるのである。また、シーケンス回路はＲＯＭを制
御するにあたり、ＲＯＭの下位アドレス信号線２（トド
１本を駆動する。
ＭＰＵはＲＯＭにアクセスする際にはそのアクセスの内
容を示す制御信号とアドレス信号を駆動する。まず、Ｍ
ＰＵがＲＯＭをアクセスしようとしていることがデコー
ダによって検出され、シーケンス回路に入力される。そ
れを受けたシーケンス回路はＭＰＵＩＪ御信号に乗せら
れた情報に従って２１″′−１−１１本のＲＯＭの下位
アドレス線を駆動してＲＯＭに内容を出力させ、各々の
アドレスに対応したレジスタに１個ずつセットしていく
、このシーケンスが完了するとＭＰＬ＋は自身のバスサ
イズで命令コードを読むことができる。
容を示す制御信号とアドレス信号を駆動する。まず、Ｍ
ＰＵがＲＯＭをアクセスしようとしていることがデコー
ダによって検出され、シーケンス回路に入力される。そ
れを受けたシーケンス回路はＭＰＵＩＪ御信号に乗せら
れた情報に従って２１″′−１−１１本のＲＯＭの下位
アドレス線を駆動してＲＯＭに内容を出力させ、各々の
アドレスに対応したレジスタに１個ずつセットしていく
、このシーケンスが完了するとＭＰＬ＋は自身のバスサ
イズで命令コードを読むことができる。
以下、本発明を図示の実施例を用いて説明する。
図面は本発明の一実施例を説明するためのブロック図で
あり、説明の簡便のためＭＰＵは１６ビツトバス、ＲＯ
Ｍは８ビツトバスのものと仮定している。又、マイクロ
プロセサシステムとしては必要不可欠な他の要素、例え
ば主記憶部や入出力装置とのインタフェース部、クロッ
ク発振部などは本発明の目的とする所ではないので省略
している。
あり、説明の簡便のためＭＰＵは１６ビツトバス、ＲＯ
Ｍは８ビツトバスのものと仮定している。又、マイクロ
プロセサシステムとしては必要不可欠な他の要素、例え
ば主記憶部や入出力装置とのインタフェース部、クロッ
ク発振部などは本発明の目的とする所ではないので省略
している。
ＭＰＵＩが起動用ＲＯＭ３の内容の読み出し動作を行う
にあたってはＭＰＵ上位アドレス信号１０、ＭＰＵ下位
アドレス信号１１ （但し、最下位アドレス信号は１１
には含まれず２１とする）、及びＭＰＵ制御信号１２を
駆動する。デコーダ２によるＭＰＵ１のＲＯＭ３へのア
クセス検出出力１５と上記ＭＰＵ制御信号１２が入力さ
れたシーケンス回路６はＲ０Ｍ３の最下位アドレス信号
をまずもって°Ｏ゛として、ＲＯＭ３の出力１８が安定
するのを待つ。
にあたってはＭＰＵ上位アドレス信号１０、ＭＰＵ下位
アドレス信号１１ （但し、最下位アドレス信号は１１
には含まれず２１とする）、及びＭＰＵ制御信号１２を
駆動する。デコーダ２によるＭＰＵ１のＲＯＭ３へのア
クセス検出出力１５と上記ＭＰＵ制御信号１２が入力さ
れたシーケンス回路６はＲ０Ｍ３の最下位アドレス信号
をまずもって°Ｏ゛として、ＲＯＭ３の出力１８が安定
するのを待つ。
その後、第２レジスクランチ信号１６を駆動して第ルジ
スタ４にＲＯＭ出力１８の内容をラッチする。
スタ４にＲＯＭ出力１８の内容をラッチする。
なお、第ルジスタ４の出力はＭＰＵＩの１６ビツトデー
タハスの上位８ビツトバス１３に接続されている。次に
シーケンス回路６はＲＯＭ３の最下位アドレス信号２０
を′１”として同様に第２レジスクランチ信号１７を駆
動してＲＯＭ出力１８を第２レジスタ５にランチする。
タハスの上位８ビツトバス１３に接続されている。次に
シーケンス回路６はＲＯＭ３の最下位アドレス信号２０
を′１”として同様に第２レジスクランチ信号１７を駆
動してＲＯＭ出力１８を第２レジスタ５にランチする。
第２レジスタ５の出力はＭＰＵＩの下位８ビツトデータ
バス１４に接続されている。上記シーケンスが完了する
とＭＰＵＩは自身のバスサイズであるＩＧピントとして
ＲＯＭ３の内容を読むことができるようになる。
バス１４に接続されている。上記シーケンスが完了する
とＭＰＵＩは自身のバスサイズであるＩＧピントとして
ＲＯＭ３の内容を読むことができるようになる。
もし、上記シーケンスに要する時間がＭＰＵＩのバスサ
イクル時間よりも長い、より詳しくはＭＰＵＩの仕様上
火められる時間までに第ルジスタ４及び第２レジスタ５
にＲＯＭ３の内容をセントできない場合には、ＷＡ Ｉ
Ｔ（ｔｑｔ９をシーケンス回路６が駆動してＭＰＬ＋
１に「待ち」をかける必要がある。その場合には両レジ
スタにセットされた時点でＷＡＩＴ信号１９を解除して
やればＭＰＵ１は正常に命令コードを読みとりバスサイ
クルを完了する。このＷＡＩＴ信号１９はＭＰＵＩの種
類によって名称は異なるものの市販のマイクロプロセサ
は全てこの機能を具備している。
イクル時間よりも長い、より詳しくはＭＰＵＩの仕様上
火められる時間までに第ルジスタ４及び第２レジスタ５
にＲＯＭ３の内容をセントできない場合には、ＷＡ Ｉ
Ｔ（ｔｑｔ９をシーケンス回路６が駆動してＭＰＬ＋
１に「待ち」をかける必要がある。その場合には両レジ
スタにセットされた時点でＷＡＩＴ信号１９を解除して
やればＭＰＵ１は正常に命令コードを読みとりバスサイ
クルを完了する。このＷＡＩＴ信号１９はＭＰＵＩの種
類によって名称は異なるものの市販のマイクロプロセサ
は全てこの機能を具備している。
さて、上記シーケンスの記述においてＭＰＵＩの仕様に
よって修正すべき内容が２つある。第１には１６ビツト
プロセサでも８ビツトコードを使用している場合である
。その場合、ＭＰＵＩが偶数バイトアドレスをアクセス
しているのか、奇数バイトアドレスをアクセスしている
のか、という情報がＭＰＵ制御信号１２になければＭＰ
ＩＪ最下位アドレス信号２１をシーケンス回路６に入力
しなければならない、又、８ビツトコードを使用してい
る場合には、当然のことながらシーケンス回路６のＲＯ
Ｍ３へのアクセスは１回で、第ルジスタ４あるいは第２
レジスタ５のどちらか片方にＭＰＵ１の仕様に合わせて
セットしてシーケンスを完了することは可能である。
よって修正すべき内容が２つある。第１には１６ビツト
プロセサでも８ビツトコードを使用している場合である
。その場合、ＭＰＵＩが偶数バイトアドレスをアクセス
しているのか、奇数バイトアドレスをアクセスしている
のか、という情報がＭＰＵ制御信号１２になければＭＰ
ＩＪ最下位アドレス信号２１をシーケンス回路６に入力
しなければならない、又、８ビツトコードを使用してい
る場合には、当然のことながらシーケンス回路６のＲＯ
Ｍ３へのアクセスは１回で、第ルジスタ４あるいは第２
レジスタ５のどちらか片方にＭＰＵ１の仕様に合わせて
セットしてシーケンスを完了することは可能である。
第２には、ＲＯＭ最下位アドレス信号２０の値とレジス
タの関係である。上述の例ではＲＯＭ最下位アドレス信
号２０の値が“Ｏ”の時にＲＯＭ出力１８は第ルジスタ
４に、′ｌ”の時に第２レジスタ５にセントするとした
が、これもＭＰＵＩの仕様によっては組み合わせを逆に
する、即ちＲＯＭ最下位アドレス信号２０の値が“θ′
の時、第２レジスタ５にセットするというような対応も
必要となる。又、ＲＯＭａ内の記憶順序を変えることに
よって対応可能で、例示したシーケンスは修正する必要
がない場合もある。
タの関係である。上述の例ではＲＯＭ最下位アドレス信
号２０の値が“Ｏ”の時にＲＯＭ出力１８は第ルジスタ
４に、′ｌ”の時に第２レジスタ５にセントするとした
が、これもＭＰＵＩの仕様によっては組み合わせを逆に
する、即ちＲＯＭ最下位アドレス信号２０の値が“θ′
の時、第２レジスタ５にセットするというような対応も
必要となる。又、ＲＯＭａ内の記憶順序を変えることに
よって対応可能で、例示したシーケンスは修正する必要
がない場合もある。
本発明は上述した実施例に制限されるものではなく、例
えば第１図におけるＭＰＵＩが３２ビツトバスのプロセ
サならば図示されていない第３．第４レジスタを設け、
ＲＯＭＢ下位アドレス信号２０を２本とすることによっ
て対応可能であり、更にバスサイズの大きいプロセサに
ついても同様である。
えば第１図におけるＭＰＵＩが３２ビツトバスのプロセ
サならば図示されていない第３．第４レジスタを設け、
ＲＯＭＢ下位アドレス信号２０を２本とすることによっ
て対応可能であり、更にバスサイズの大きいプロセサに
ついても同様である。
以上の説明から明らかなように、本発明によれば起動用
メモリの効率的使用をはかることが可能となり、安価な
メモリ回路を実現できる。
メモリの効率的使用をはかることが可能となり、安価な
メモリ回路を実現できる。
図面は本発明の一実施例を示すブロック図である。
ｌ・・・マイクロプロセサ（Ｍ Ｐ Ｕ）２・・・デコ
ーダ ３・・・起動用ＲＯＭ ４・・・第２レジスタ ５・・・第２レジスタ ６・・・シーケンス回路 以上
ーダ ３・・・起動用ＲＯＭ ４・・・第２レジスタ ５・・・第２レジスタ ６・・・シーケンス回路 以上
Claims (1)
- 磁気ディスク装置、フロッピディスク装置などの外部記
憶装置から主記憶にプログラムをロードし、それを実行
する方式のマイクロプロセサシステムにおいて、起動用
のプログラムが記憶されているＲＯＭと、マイクロプロ
セサが上記ＲＯＭをアクセスしようとしていることを検
出するデコーダと、上記ＲＯＭのデータバスが入力に接
続され、かつ該マイクロプロセサのデータバスが出力に
接続された複数個のレジスタと、該マイクロプロセサの
制御信号及び上記デコーダの出力に応じて上記レジスタ
及び上記ＲＯＭを制御するシーケンス回路とからなるメ
モリ回路で、上記ＲＯＭのデータバスのサイズが該マイ
クロプロセサのデータバスのサイズの２のべき乗分の１
であることを特徴とするマイクロプロセサの起動用メモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14561687A JPS63310049A (ja) | 1987-06-11 | 1987-06-11 | マイクロプセロセサの起動用メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14561687A JPS63310049A (ja) | 1987-06-11 | 1987-06-11 | マイクロプセロセサの起動用メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310049A true JPS63310049A (ja) | 1988-12-19 |
Family
ID=15389147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14561687A Pending JPS63310049A (ja) | 1987-06-11 | 1987-06-11 | マイクロプセロセサの起動用メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310049A (ja) |
-
1987
- 1987-06-11 JP JP14561687A patent/JPS63310049A/ja active Pending
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