JPS63308367A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63308367A JPS63308367A JP62144826A JP14482687A JPS63308367A JP S63308367 A JPS63308367 A JP S63308367A JP 62144826 A JP62144826 A JP 62144826A JP 14482687 A JP14482687 A JP 14482687A JP S63308367 A JPS63308367 A JP S63308367A
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- Japan
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- high resistance
- resistance element
- polycrystalline silicon
- insulating film
- semiconductor integrated
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体集積回路における多結晶シリコンを用
いた高抵抗素子に係り、たとえばスタティック型ＲＡＭ
におけるメモリセル内のプルアップ用負荷素子として使
用さｎる。
いた高抵抗素子に係り、たとえばスタティック型ＲＡＭ
におけるメモリセル内のプルアップ用負荷素子として使
用さｎる。
（従来の技術）
スタティック型ＲＡＭにおけるスタティック型メモリセ
ルとして、第４図に示すように、駆動用トランジスタと
してエンハンスメント型（ｇ型）のＭＯＳ ＦＥＴ （
絶縁ダート型区界効果トランジスタ）Ｑｏを有し、その
負荷素子としてグルア，ｆ用の高抵抗素子Ｒを有する、
所謂Ｅ／Ｒ型メ子メモリセルいる場合がある。なお、ｖ
ｃｃおよびＶｇｌｌはメモリセルの高電位側電源電位、
低電位側電源電位であシ、ＢＬおよび「Ｔはピット線対
、ＷＬはワードａ、Ｑｔはメモリセル選択用トランスフ
ァゲートである。
ルとして、第４図に示すように、駆動用トランジスタと
してエンハンスメント型（ｇ型）のＭＯＳ ＦＥＴ （
絶縁ダート型区界効果トランジスタ）Ｑｏを有し、その
負荷素子としてグルア，ｆ用の高抵抗素子Ｒを有する、
所謂Ｅ／Ｒ型メ子メモリセルいる場合がある。なお、ｖ
ｃｃおよびＶｇｌｌはメモリセルの高電位側電源電位、
低電位側電源電位であシ、ＢＬおよび「Ｔはピット線対
、ＷＬはワードａ、Ｑｔはメモリセル選択用トランスフ
ァゲートである。
従来、上記高抵抗素子Ｒは、第５図に示すように半導体
基板１上の絶縁膜２上に多結晶シリコンが形成さｎ、こ
の多結晶シリコンの中間部は不純物がドーピングされな
いで高抵抗部３となっており、この雨漏側は不純物がド
ーピングされた低抵抗部４となっており、この低抵抗部
４で配線とのコンタクトが行わｎるようになっている。
基板１上の絶縁膜２上に多結晶シリコンが形成さｎ、こ
の多結晶シリコンの中間部は不純物がドーピングされな
いで高抵抗部３となっており、この雨漏側は不純物がド
ーピングされた低抵抗部４となっており、この低抵抗部
４で配線とのコンタクトが行わｎるようになっている。
上記高抵抗素子Ｒの両端間に図示点源の如く一定の電圧
ｖＤを印加したときに流れる電流１．は、一般に第６図
に示すような温度時性を示す。ここで、縦＠ ＃ｉＩｏ
の対数値であジ、横軸は絶対温度Ｔの逆数である。この
特性においては、高抵抗素子の抵抗値の活性化エネルギ
Ｅ１は、比較的広い温度範囲（Ｔ、Ｌ＝−３０〜１６０
℃）でパ／ドギャ、グミ圧Ｅ、の約Ａ（〜０．５５・Ｖ
）である。
ｖＤを印加したときに流れる電流１．は、一般に第６図
に示すような温度時性を示す。ここで、縦＠ ＃ｉＩｏ
の対数値であジ、横軸は絶対温度Ｔの逆数である。この
特性においては、高抵抗素子の抵抗値の活性化エネルギ
Ｅ１は、比較的広い温度範囲（Ｔ、Ｌ＝−３０〜１６０
℃）でパ／ドギャ、グミ圧Ｅ、の約Ａ（〜０．５５・Ｖ
）である。
ところで、前記メモリセルにおいては、データ保持のた
めに高抵抗素子Ｒを流ｎる電流が、ＲＡＭの使用温度範
囲（−２０〜７０℃）で、常にＭＯＳＦＥＴ Ｑｏのチ
ャネルリーク電流や接合リーク電流よシ多く流れるよう
に、高抵抗素子Ｒの抵抗値が設計されている。しかし、
上記温度範囲の低温側では、前記接合リーク電流は一般
に生成電流によって支配さｎるが、グロセスダメージ等
により、その活性化エネルギは前記Ｅｇ／２どころか０
．２〜０．３・Ｖと著しく小さくなる。こｎによって、
上記ＲＡＭの低温テスト時に、接合リーク電流の増大に
よりメモリセルのデータ保持が不安定もしくは不能にな
るという問題が深刻化している。
めに高抵抗素子Ｒを流ｎる電流が、ＲＡＭの使用温度範
囲（−２０〜７０℃）で、常にＭＯＳＦＥＴ Ｑｏのチ
ャネルリーク電流や接合リーク電流よシ多く流れるよう
に、高抵抗素子Ｒの抵抗値が設計されている。しかし、
上記温度範囲の低温側では、前記接合リーク電流は一般
に生成電流によって支配さｎるが、グロセスダメージ等
により、その活性化エネルギは前記Ｅｇ／２どころか０
．２〜０．３・Ｖと著しく小さくなる。こｎによって、
上記ＲＡＭの低温テスト時に、接合リーク電流の増大に
よりメモリセルのデータ保持が不安定もしくは不能にな
るという問題が深刻化している。
（発明が解決しようとする問題点ン
本発明は、上記したように半導体高抵抗素子の活性化エ
ネルギが所定の使用温度範囲で一定であることに起因し
て、上記高抵抗素子を使用したＥ／Ｒ型メ子メモリセル
の回路特性が不安定になるという問題を解決すべくなさ
れたもので、半導体高抵抗素子の活性化エネルギが低温
領域で小さくなシ、これを使用した回路の低温領域での
特性の安定化を図り得る半導体集積回路を提供すること
を目的とする。
ネルギが所定の使用温度範囲で一定であることに起因し
て、上記高抵抗素子を使用したＥ／Ｒ型メ子メモリセル
の回路特性が不安定になるという問題を解決すべくなさ
れたもので、半導体高抵抗素子の活性化エネルギが低温
領域で小さくなシ、これを使用した回路の低温領域での
特性の安定化を図り得る半導体集積回路を提供すること
を目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明の半導体集積回路は、半導体基板表面上に形成さ
れた絶縁膜または半導体基板上の配線層上に形成された
絶縁膜の上に多結晶シリコンを堆積して形成された半導
体高抵抗素子を有し、この高抵抗素子はそｎぞれの抵抗
値の活性化エネルギが異なり、多層碑造または一層構造
を有して形成された少なくとも２個の高抵抗素子が並列
に接続されていることを特徴とする。
れた絶縁膜または半導体基板上の配線層上に形成された
絶縁膜の上に多結晶シリコンを堆積して形成された半導
体高抵抗素子を有し、この高抵抗素子はそｎぞれの抵抗
値の活性化エネルギが異なり、多層碑造または一層構造
を有して形成された少なくとも２個の高抵抗素子が並列
に接続されていることを特徴とする。
（作用）
２個の高抵抗素子が並列接続されると、その抵抗値の活
性化エネルギが低温領域で小さな値を持つようになる。
性化エネルギが低温領域で小さな値を持つようになる。
従って、上記高抵抗素子をたとえば、スタテイ、りＲＡ
Ｍのい型メモリセルにおける！ルアラグ用負荷素子とし
て用いれば、低温領域においてメモリセルトランジスタ
の接合リーク電流が増大したとしても、メモリセルデー
タを安定に保持するのに必要な１流を流すことが可ｒ４
０になる。
Ｍのい型メモリセルにおける！ルアラグ用負荷素子とし
て用いれば、低温領域においてメモリセルトランジスタ
の接合リーク電流が増大したとしても、メモリセルデー
タを安定に保持するのに必要な１流を流すことが可ｒ４
０になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は半導体集積回路、たとえばスタテイ。
り型ＲＡＭにおけるＥ／Ｒ型メ子メモリセル４図参照）
のグルアップ用負荷抵抗Ｒとして用いられる高抵抗負荷
の回路構成を示しており、そｎぞれの抵抗値の活性化エ
ネルギが異なる第１の高抵抗素子Ｒ１および第２の高抵
抗素子Ｒ１が並列に接続されている。上記２個の高抵抗
素子ＲＩｐＲ１は、半導体基板表面上に形成されている
絶縁膜（たとえば熱酸化膜）あるいは半導体基板上に絶
縁膜を介して形成された配線層（たとえば多結晶シリコ
ン配線層）上に形成さｎている絶縁膜（たとえばＣＶＤ
−８１０２膜）の上に多結晶ポリシリコンが堆積さｎて
形成されている。
のグルアップ用負荷抵抗Ｒとして用いられる高抵抗負荷
の回路構成を示しており、そｎぞれの抵抗値の活性化エ
ネルギが異なる第１の高抵抗素子Ｒ１および第２の高抵
抗素子Ｒ１が並列に接続されている。上記２個の高抵抗
素子ＲＩｐＲ１は、半導体基板表面上に形成されている
絶縁膜（たとえば熱酸化膜）あるいは半導体基板上に絶
縁膜を介して形成された配線層（たとえば多結晶シリコ
ン配線層）上に形成さｎている絶縁膜（たとえばＣＶＤ
−８１０２膜）の上に多結晶ポリシリコンが堆積さｎて
形成されている。
第２図は上記２個の高抵抗索子Ｒ１＋Ｒ２の構造の一例
を示しておシ、半導体基板１０表面上の絶縁ＭＸ２の上
で、縦方向に二層堆積する構造となるように下層側の第
１の高抵抗素子Ｒ１と上層側の第２の高抵抗素子Ｒ，と
が形成さｎている。この場合、２個の高抵抗素子Ｒ１ｐ
Ｒ２は、それぞれ中間部が高抵抗部５，６となりてお
り、そ扛ぞれ両側部が低抵抗部４となっておシ、低抵抗
部４により並列接続されている。また、Ｎ１の高抵抗素
子Ｒ１の高抵抗部５＃″ｉ、、たとえばリンイオン（Ｐ
＋）が加速電圧４０ ｋｅｙ、 ドーズｉｋ４ Ｘ
１０”ｃｍ−２の条件で注入さｎ、第２の高抵抗素子Ｒ
２の高抵抗部６は、たとえばゾロンイオノ（Ｂ ）が加
速電圧５０ ｋｅｙ、 ｔ’−、ｅ １１２Ｘ １０
ｃｍ の未件で注入されている。これによって、
上記第１の高抵抗素子Ｒ１の活性化エネルギＥ１は、従
来例のドーピングされていない高抵抗素子の活性化工ネ
ル＃’Ｅ。
を示しておシ、半導体基板１０表面上の絶縁ＭＸ２の上
で、縦方向に二層堆積する構造となるように下層側の第
１の高抵抗素子Ｒ１と上層側の第２の高抵抗素子Ｒ，と
が形成さｎている。この場合、２個の高抵抗素子Ｒ１ｐ
Ｒ２は、それぞれ中間部が高抵抗部５，６となりてお
り、そ扛ぞれ両側部が低抵抗部４となっておシ、低抵抗
部４により並列接続されている。また、Ｎ１の高抵抗素
子Ｒ１の高抵抗部５＃″ｉ、、たとえばリンイオン（Ｐ
＋）が加速電圧４０ ｋｅｙ、 ドーズｉｋ４ Ｘ
１０”ｃｍ−２の条件で注入さｎ、第２の高抵抗素子Ｒ
２の高抵抗部６は、たとえばゾロンイオノ（Ｂ ）が加
速電圧５０ ｋｅｙ、 ｔ’−、ｅ １１２Ｘ １０
ｃｍ の未件で注入されている。これによって、
上記第１の高抵抗素子Ｒ１の活性化エネルギＥ１は、従
来例のドーピングされていない高抵抗素子の活性化工ネ
ル＃’Ｅ。
（〜０．５５ ｍＶ ）より大きい０．６５・Ｖになっ
ており、第２の高抵抗素子Ｒ８の活性化エネルギＫｉ２
は、上記従来例のＥｌより小さい０．３５６Ｖになって
いる。
ており、第２の高抵抗素子Ｒ８の活性化エネルギＫｉ２
は、上記従来例のＥｌより小さい０．３５６Ｖになって
いる。
なお、前記低抵抗部４は、所望の低抵抗となるように不
純物がドーピングさｎている。
純物がドーピングさｎている。
第３図（ａ）は、上記２個の高抵抗索子Ｒ１＋Ｒ１のそ
れぞれについて、両端間に一定電圧を印加したときに流
ｎる電流■Ｄについての温度特性を示している。このよ
うな活性化エネルギが異なる２個の高抵抗素子が並列接
続された場合、流れる電流ＩＤの温度特性は上記第３図
（ａ）の２個の特性が合成さｎて第３１伽）に示すよう
になシ、低温領域での活性化エネルギが高温領域でのそ
ｎに比べて小さくなる。
れぞれについて、両端間に一定電圧を印加したときに流
ｎる電流■Ｄについての温度特性を示している。このよ
うな活性化エネルギが異なる２個の高抵抗素子が並列接
続された場合、流れる電流ＩＤの温度特性は上記第３図
（ａ）の２個の特性が合成さｎて第３１伽）に示すよう
になシ、低温領域での活性化エネルギが高温領域でのそ
ｎに比べて小さくなる。
従って、上記したような高抵抗素子を前記ＥｌＲ型メセ
メモリセルルアップ用負荷素子として使用した場合、低
温領域でのＲＡＭのテスト時にメモリセルトランジスタ
の接合リーク′ｉｔ流が増大したとしても、メモリセル
データを安定に保持するのに必要な電流を流すことが可
能になり、広い動作温度範囲において安定したデータ保
持特性を有するスタティック型ＲＡＭを実現できる。
メモリセルルアップ用負荷素子として使用した場合、低
温領域でのＲＡＭのテスト時にメモリセルトランジスタ
の接合リーク′ｉｔ流が増大したとしても、メモリセル
データを安定に保持するのに必要な電流を流すことが可
能になり、広い動作温度範囲において安定したデータ保
持特性を有するスタティック型ＲＡＭを実現できる。
なお、前記２個の高抵抗素子Ｒ１＊Ｒ１の構造としては
、上記実施例に限らず、絶縁膜上で単層構造として同一
面上に並べられ九状態で形成されてもよい。この場合、
そｊＬ（’ｆＬの中間部へのイオン注入に際しては、一
方何のイオン注入時に他方側の表面にマスク材を形成し
ておけばよい。
、上記実施例に限らず、絶縁膜上で単層構造として同一
面上に並べられ九状態で形成されてもよい。この場合、
そｊＬ（’ｆＬの中間部へのイオン注入に際しては、一
方何のイオン注入時に他方側の表面にマスク材を形成し
ておけばよい。
また、上記実施ｆＩｌは、低温領域での活性化エネルギ
の小さな高抵抗素子を実現するのに活性化エネルギの異
なる２個の高抵抗素子を並列接続したが、活性化エネル
ギの異なる３個以上の高抵抗菓子を形成して並列接続し
てもよい。この場合、３個以上の高抵抗素子は、多層構
造または単層構造のどちらで形成してもよい。
の小さな高抵抗素子を実現するのに活性化エネルギの異
なる２個の高抵抗素子を並列接続したが、活性化エネル
ギの異なる３個以上の高抵抗菓子を形成して並列接続し
てもよい。この場合、３個以上の高抵抗素子は、多層構
造または単層構造のどちらで形成してもよい。
［発明の効果コ
上述したように本発明の半導体集積回路によｎば、活性
化エネルギが低温領域で小さい半導体高抵抗素子を有し
、こｎを使用した回路の低温領域での特性の安定化を図
ることができる。即ち、たとえばスタテイ、りＲＡＭお
いて、Ｅ／Ｒ型メセメモリセルけるゾルアップ用負荷素
子に上記高抵抗索子を使用した場合には、広い動作温度
範囲において安定したデータ保持特性を実現できる。
化エネルギが低温領域で小さい半導体高抵抗素子を有し
、こｎを使用した回路の低温領域での特性の安定化を図
ることができる。即ち、たとえばスタテイ、りＲＡＭお
いて、Ｅ／Ｒ型メセメモリセルけるゾルアップ用負荷素
子に上記高抵抗索子を使用した場合には、広い動作温度
範囲において安定したデータ保持特性を実現できる。
第１図は本発明の半導体集積回路に設けられている半導
体高抵抗素子の一例を示す回路図、第２図は第１図の高
抵抗素子の構造の一例を示す断面図、第３図（ａ）は第
１図中の２個の高抵抗素子それぞれの温度特性を示す図
、第３図（ｂ）は上記２個の高抵抗素子が並列接続され
た場合の温度特性を示す図、第４図はスタテイ、りＲＡ
ＭにおけるＥｌＲ減メ子メモリセルす回路図、第５図は
従来の半導体高抵抗素子を示す断面図、第６図は第５図
の高抵抗索子の温度特性を示す図である。 １・・・半導体基板、２・・・絶縁膜、４・・・低抵抗
部、５．６・・・高抵抗部、Ｒ１ｔ Ｒ１・・・高抵抗
素子。 出願人代理人 弁理士 鈴 江 武 彦Ｈｌ 第１図 第２図 第４図
体高抵抗素子の一例を示す回路図、第２図は第１図の高
抵抗素子の構造の一例を示す断面図、第３図（ａ）は第
１図中の２個の高抵抗素子それぞれの温度特性を示す図
、第３図（ｂ）は上記２個の高抵抗素子が並列接続され
た場合の温度特性を示す図、第４図はスタテイ、りＲＡ
ＭにおけるＥｌＲ減メ子メモリセルす回路図、第５図は
従来の半導体高抵抗素子を示す断面図、第６図は第５図
の高抵抗索子の温度特性を示す図である。 １・・・半導体基板、２・・・絶縁膜、４・・・低抵抗
部、５．６・・・高抵抗部、Ｒ１ｔ Ｒ１・・・高抵抗
素子。 出願人代理人 弁理士 鈴 江 武 彦Ｈｌ 第１図 第２図 第４図
Claims (4)
- （１）半導体基板表面上に形成された絶縁膜または半導
体基板上の配線層上に形成された絶縁膜の上に多結晶シ
リコンを堆積して形成された半導体高抵抗素子を有し、
この高抵抗素子はそれぞれの抵抗値の活性化エネルギが
異なる少なくとも２個の高抵抗素子が並列に接続されて
なることを特徴とする半導体集積回路。 - （２）前記少なくとも２個の高抵抗素子は、多層構造ま
たは単層構造で形成されていることを特徴とする前記特
許請求の範囲第１項記載の半導体集積回路。 - （３）前記２個の高抵抗素子は、一方が多結晶シリコン
にボロンイオンが注入されてなり、他方が多結晶シリコ
ンにリンイオンが注入されてなることを特徴とする前記
特許請求の範囲第１項記載の半導体集積回路。 - （４）前記高抵抗素子は、スタティック型メモリセルの
プルアップ用負荷抵抗として使用されていることを特徴
とする前記特許請求の範囲第１項乃至第３項のいずれか
１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144826A JPS63308367A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144826A JPS63308367A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308367A true JPS63308367A (ja) | 1988-12-15 |
Family
ID=15371352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144826A Pending JPS63308367A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069292A1 (ja) * | 2005-12-12 | 2007-06-21 | Fujitsu Limited | 半導体装置およびその製造方法 |
| JP2013137228A (ja) * | 2011-12-28 | 2013-07-11 | Toyota Motor Corp | 温度検出素子 |
-
1987
- 1987-06-10 JP JP62144826A patent/JPS63308367A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069292A1 (ja) * | 2005-12-12 | 2007-06-21 | Fujitsu Limited | 半導体装置およびその製造方法 |
| US7928515B2 (en) | 2005-12-12 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the semiconductor device |
| JP4946870B2 (ja) * | 2005-12-12 | 2012-06-06 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| JP2013137228A (ja) * | 2011-12-28 | 2013-07-11 | Toyota Motor Corp | 温度検出素子 |
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