JPS63296989A - メモリカ−トリツジ - Google Patents
メモリカ−トリツジInfo
- Publication number
- JPS63296989A JPS63296989A JP62131476A JP13147687A JPS63296989A JP S63296989 A JPS63296989 A JP S63296989A JP 62131476 A JP62131476 A JP 62131476A JP 13147687 A JP13147687 A JP 13147687A JP S63296989 A JPS63296989 A JP S63296989A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- wiring board
- leads
- memory element
- connector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 28
- 238000003860 storage Methods 0.000 description 5
- 229920003002 synthetic resin Polymers 0.000 description 5
- 239000000057 synthetic resin Substances 0.000 description 5
- 230000037431 insertion Effects 0.000 description 4
- 238000003780 insertion Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Landscapes
- Credit Cards Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリカートリッジに係り、特に、１乃至複数
個の半導体メモリ素子及びその他の回路素子を収納して
成る収納体の構造に関する。
個の半導体メモリ素子及びその他の回路素子を収納して
成る収納体の構造に関する。
従来より、例えば、ワードプロセッサ、ハンドベルトコ
ンピュータ、情報収集装置、あるいは各種計副装置等の
データファイル用電子機器として、メモリカートリッジ
が知られている。メモリカートリッジの外観形状は、そ
の利用形態に応じて多様のものが商品化されているが、
半導体製造技術の進展に伴って、近年ますます小型化、
薄型化される傾向にあり、！Ｄカードなどと同サイズの
ものも出現している。
ンピュータ、情報収集装置、あるいは各種計副装置等の
データファイル用電子機器として、メモリカートリッジ
が知られている。メモリカートリッジの外観形状は、そ
の利用形態に応じて多様のものが商品化されているが、
半導体製造技術の進展に伴って、近年ますます小型化、
薄型化される傾向にあり、！Ｄカードなどと同サイズの
ものも出現している。
第３図は従来提案されているこの種のメモリカートリッ
ジの分解斜視図であって、この図に示すように、従来の
メモリカートリッジは、主として。
ジの分解斜視図であって、この図に示すように、従来の
メモリカートリッジは、主として。
下部板１と、フレーム２と、配線基板３と、配線基板３
上に実装された半導体メモリ素子４と、配線基［３に接
続され、外部利用機器との電気的接続を得るコネクタ５
と、下部板６とから成る。尚、前記・配線基板３上には
、半導体メモリ索子４のほかに他の回路素子も実装され
るが、本発明の説明上半導体メモリ素子４と同、ｖＡで
あるので１図示を省略する。
上に実装された半導体メモリ素子４と、配線基［３に接
続され、外部利用機器との電気的接続を得るコネクタ５
と、下部板６とから成る。尚、前記・配線基板３上には
、半導体メモリ索子４のほかに他の回路素子も実装され
るが、本発明の説明上半導体メモリ素子４と同、ｖＡで
あるので１図示を省略する。
下部板１及び下部板６は、合成樹脂板あるいは金」仮に
て形成されており、その外面に、例えば商品名、ｍ造者
、仕様、その他所定の記載事項が印刷されている。
て形成されており、その外面に、例えば商品名、ｍ造者
、仕様、その他所定の記載事項が印刷されている。
フレーム２は、絶縁性に優れた硬質の合成樹脂材料をも
って横長の枠形に形成されており、配線基板３の半導体
メモリ素子設定部と対応する部分に半導体メモリ素子４
を挿通するための透孔７が開設され、また、−短辺に沿
ってコネクタ５の設定部８が凹設されている。
って横長の枠形に形成されており、配線基板３の半導体
メモリ素子設定部と対応する部分に半導体メモリ素子４
を挿通するための透孔７が開設され、また、−短辺に沿
ってコネクタ５の設定部８が凹設されている。
このフレーム２の上下両面に前記した上下の銘板１，６
を被着することによって、配線基板３、半導体メモリ素
子４．コネクタ５を収納する収納体が構成される。
を被着することによって、配線基板３、半導体メモリ素
子４．コネクタ５を収納する収納体が構成される。
配線基板３は、可撓性に優れた合成樹脂材料をもって横
長に形成されており、その表裏両面に、例えば半導体メ
モリ索子４の接続端子及びコネクタ端子の接続端子を含
む所望の回路パターン（図示せず）が印刷形成されてい
る。
長に形成されており、その表裏両面に、例えば半導体メ
モリ索子４の接続端子及びコネクタ端子の接続端子を含
む所望の回路パターン（図示せず）が印刷形成されてい
る。
半導体メモリ素子４は、平面から見た形状が矩形に形成
され、相対向する２つの短辺よりリード９．９ａが相背
向に延出されている。この半導体メモリ素子４は、リー
ド９，９ａの先端部を前記配線基板３に印刷形成された
接続端子（図示せず）にはんだ付は等することによって
、配線基板３上に実装される。
され、相対向する２つの短辺よりリード９．９ａが相背
向に延出されている。この半導体メモリ素子４は、リー
ド９，９ａの先端部を前記配線基板３に印刷形成された
接続端子（図示せず）にはんだ付は等することによって
、配線基板３上に実装される。
前記コネクタ５は、絶縁性の合成樹脂をもって、外部利
用機器に備えられたコネクタピンを挿通するための挿通
孔１０が開設されたブロック状に形成されており、各挿
通孔９内に設定されたコネクタ端子ｉｔを末端部を前記
配線基板３に印刷形成されたリード部（図示せず）に接
続することによって、配線基板３と一体化される。この
コネクタ５は、スレーム２に凹設されたコネクタ設定部
８に嵌合することによって定置される。
用機器に備えられたコネクタピンを挿通するための挿通
孔１０が開設されたブロック状に形成されており、各挿
通孔９内に設定されたコネクタ端子ｉｔを末端部を前記
配線基板３に印刷形成されたリード部（図示せず）に接
続することによって、配線基板３と一体化される。この
コネクタ５は、スレーム２に凹設されたコネクタ設定部
８に嵌合することによって定置される。
ところで、メモリカートリッジは１通常ユーザが携帯す
るものであるから、携帯中に誤って折り曲げられるよう
な外力を受は易い。
るものであるから、携帯中に誤って折り曲げられるよう
な外力を受は易い。
この場合、従来のメモリカートリッジは、フレーム２及
び上下の銘板１，６から成る比較的剛性の高い収納体内
に収納固定されているため、外力を受けたとき、第４図
に示すように、配線基板３がフレーム２及び上下の銘板
１，６と共に湾曲、曲折され易い、従って、半導体メモ
リ素子４と配ｖＡ基板３とをつなぐリード９，９ａに引
張力が直接作用し、リード９，９ａが切断されたり、リ
ード９．９８と配線基［３に印刷形成された回路パター
ンとの接続部が剥離され易いという問題がある。特に、
半導体メモリ素子４が所謂ＴＡＢ（Ｔａｐｅｄ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）チップである場合には
、リード９．９ａの引張強度が低いために、切断等の不
具合を生じる虞れが高い、さらに、半導体メモリ素子４
がこのＴＡＢチップである場合には、チップ自体が配線
基板３とともに湾曲し易いため、チップが破損するとい
った不具合も生じ易い。
び上下の銘板１，６から成る比較的剛性の高い収納体内
に収納固定されているため、外力を受けたとき、第４図
に示すように、配線基板３がフレーム２及び上下の銘板
１，６と共に湾曲、曲折され易い、従って、半導体メモ
リ素子４と配ｖＡ基板３とをつなぐリード９，９ａに引
張力が直接作用し、リード９，９ａが切断されたり、リ
ード９．９８と配線基［３に印刷形成された回路パター
ンとの接続部が剥離され易いという問題がある。特に、
半導体メモリ素子４が所謂ＴＡＢ（Ｔａｐｅｄ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）チップである場合には
、リード９．９ａの引張強度が低いために、切断等の不
具合を生じる虞れが高い、さらに、半導体メモリ素子４
がこのＴＡＢチップである場合には、チップ自体が配線
基板３とともに湾曲し易いため、チップが破損するとい
った不具合も生じ易い。
本発明の目的は、半導体メモリ素子のリードに不正な引
張力が作用したりチップに曲げ力が作用するのを防止し
、リードの切断や剥離、それにチップの破損を防止して
、耐久性及び、信頼性に優れたメモリカートリッジを提
供するにある。
張力が作用したりチップに曲げ力が作用するのを防止し
、リードの切断や剥離、それにチップの破損を防止して
、耐久性及び、信頼性に優れたメモリカートリッジを提
供するにある。
本発明は、前記の目的を達成するため、収納体の、半導
体メモリ素子及びその他の回路素子のリードの末端部と
対応する部分に、当該リードの延出方向と直角の方向に
延びる易変形部を形成したことを特徴とするものである
。
体メモリ素子及びその他の回路素子のリードの末端部と
対応する部分に、当該リードの延出方向と直角の方向に
延びる易変形部を形成したことを特徴とするものである
。
叙上のように、収納体の所定の部分に易変形部を形成す
ると、メモリカートリッジに不正な外力が作用した場合
、配線基板がフレーム及び上下の銘板と共にこの易変形
部から曲折され、半導体メモリ素子設定部の湾曲、変形
が防止される。従って、リードに引張力が作用したりチ
ップに曲げ力が作用することがなく、リードの切断や剥
離、それにチップの破損といった不具合が防止される。
ると、メモリカートリッジに不正な外力が作用した場合
、配線基板がフレーム及び上下の銘板と共にこの易変形
部から曲折され、半導体メモリ素子設定部の湾曲、変形
が防止される。従って、リードに引張力が作用したりチ
ップに曲げ力が作用することがなく、リードの切断や剥
離、それにチップの破損といった不具合が防止される。
以下、本発明の一実施例を第１図に基づいて説明する。
本発明のメモリカートリッジも基本的構造に関しては前
記した従来品と全く同様であり。
記した従来品と全く同様であり。
第１図に示すように、主として、下部板１と、フレーム
２と、配線基板３と、配線基板３上に実装されたＴＡＢ
チップ等の半導体メモリ素子４と、配線基板３に接続さ
れ、外部利用機器との電気的接続を得るコネクタ５と、
下部板６とから成っている。
２と、配線基板３と、配線基板３上に実装されたＴＡＢ
チップ等の半導体メモリ素子４と、配線基板３に接続さ
れ、外部利用機器との電気的接続を得るコネクタ５と、
下部板６とから成っている。
配線基板３上には、メモリカートリッジの一方端から見
て３列の半導体メモリ素子４が、リード９．９ａを同一
方向に向けて実装されている。
て３列の半導体メモリ素子４が、リード９．９ａを同一
方向に向けて実装されている。
フレーム２は、絶縁性に優れた硬質の合成樹脂材料をも
って横長の枠形に形成されており、前記配線基板３上に
実装された各半導体メモリ素子４のリード９，９ａの末
端部と対応する部分に、当該リード９，９ａの延出方向
と直角の方向に延びる易変形部１２が形成されている。
って横長の枠形に形成されており、前記配線基板３上に
実装された各半導体メモリ素子４のリード９，９ａの末
端部と対応する部分に、当該リード９，９ａの延出方向
と直角の方向に延びる易変形部１２が形成されている。
その他、半導体メモリ素子４を挿通するための透孔７及
びコネクタ５の設定部８については、前記従来品と同様
に形成される。
びコネクタ５の設定部８については、前記従来品と同様
に形成される。
その他、下銘板ｌ、配線基板３、半導体メモリ素子４．
コネクタ５、及び下部板６に関しては、前記した従来品
と同様であるので、説明を省略する。
コネクタ５、及び下部板６に関しては、前記した従来品
と同様であるので、説明を省略する。
前記実施例のメモリカートリッジは、配線基板３上に実
装された６半お体メモリ素子４０間に、リード９，９ａ
の延出方向と直角の方向に延びる易変形部１２を形成し
たので、不正な外力を受けた場合、第２図に示すように
、易変形部１２がら折り曲げられ、配線基板３の半導体
メモリ素子設定部が湾曲することがない。従って、半導
体メモリ素子４のリード９．９ａに無理な引張力が作用
したりチップに曲げ力が作用することがなく、リード９
．９ａの切断や剥離、それにチップの破損といった不具
合が解消される。特に、リード９゜９ａの引張強度が低
く、かつチップが配線基［３とともに湾曲し易いＴＡＢ
チップの不具合防止に有効である。
装された６半お体メモリ素子４０間に、リード９，９ａ
の延出方向と直角の方向に延びる易変形部１２を形成し
たので、不正な外力を受けた場合、第２図に示すように
、易変形部１２がら折り曲げられ、配線基板３の半導体
メモリ素子設定部が湾曲することがない。従って、半導
体メモリ素子４のリード９．９ａに無理な引張力が作用
したりチップに曲げ力が作用することがなく、リード９
．９ａの切断や剥離、それにチップの破損といった不具
合が解消される。特に、リード９゜９ａの引張強度が低
く、かつチップが配線基［３とともに湾曲し易いＴＡＢ
チップの不具合防止に有効である。
尚、前記実施例においては、配線基板上に３列の半導体
メモリ素子を並列した場合について説明したが、本発明
の要旨はこれに限定されるものではなく、１以上任意の
数量の半導体メモリ素子が実装されたメモリカートリッ
ジに適用することができる。
メモリ素子を並列した場合について説明したが、本発明
の要旨はこれに限定されるものではなく、１以上任意の
数量の半導体メモリ素子が実装されたメモリカートリッ
ジに適用することができる。
また、前記実施例においては、リードを同一の方向に向
けて複数個の半導体メモリ素子を並列した場合について
説明したが、本発明の要旨はこれに限定されるものでは
なく、リードを任意の方向に向けて複数個の半導体メモ
リ素子を実装した場合にも適用することができる。
けて複数個の半導体メモリ素子を並列した場合について
説明したが、本発明の要旨はこれに限定されるものでは
なく、リードを任意の方向に向けて複数個の半導体メモ
リ素子を実装した場合にも適用することができる。
さらに、前記実施例においては、半導体メモリ素子４と
対応する部分にのみ易変形部を形成した場合について説
明したが１本発明の要旨はこれに限定されるものではな
く、配線基板上に実装された任意の回路素子と対応する
部分に易変形部を形成することもできる。
対応する部分にのみ易変形部を形成した場合について説
明したが１本発明の要旨はこれに限定されるものではな
く、配線基板上に実装された任意の回路素子と対応する
部分に易変形部を形成することもできる。
また、本発明は収納体、特にフレームの構造に関するも
のであって、他の部材の形状、構造、及び材料について
は前記実施例のものに限定されるものではなく、必要に
応じて任意に設計することができる。例えば、尚、前記
半導体メモリ素子としてＲＡＭを用いる場合にはバック
アップ用の電源を必要とするが、この場合、下部板また
は下部板の一部に電源交換用の蓋板を設けることができ
る。
のであって、他の部材の形状、構造、及び材料について
は前記実施例のものに限定されるものではなく、必要に
応じて任意に設計することができる。例えば、尚、前記
半導体メモリ素子としてＲＡＭを用いる場合にはバック
アップ用の電源を必要とするが、この場合、下部板また
は下部板の一部に電源交換用の蓋板を設けることができ
る。
以上説明したように、本発明のメモリカートリッジは、
収納体の所定の部分に易変形部を形成したので、たとえ
メモリカートリッジに不正な外力が作用し、配線基板が
フレーム及び上下の銘板と共に湾曲、曲折したとしても
リードに引張力が作用することがなく、リードが切断さ
れたり、リードと回路パターンとの接続部から剥離する
といった不具合が防止される。よって、信頼性及び耐久
性に優れたメモリカートリッジを提供することができる
。
収納体の所定の部分に易変形部を形成したので、たとえ
メモリカートリッジに不正な外力が作用し、配線基板が
フレーム及び上下の銘板と共に湾曲、曲折したとしても
リードに引張力が作用することがなく、リードが切断さ
れたり、リードと回路パターンとの接続部から剥離する
といった不具合が防止される。よって、信頼性及び耐久
性に優れたメモリカートリッジを提供することができる
。
第１図は本発明に係るメモリカートリッジの断面図い第
２図は本発明の詳細な説明する断面図。 第３図は従来のメモリカートリッジの分解斜視図。 第４図は従来のメモリカートリッジの問題点を説明する
要部断面図である。 １：下部板、２：フレーム、３：配ｇ基板、４：半導体
メモリ素子、５：コネクタ、６：下部板。 ７：透孔、８：コネクタ設定部、９．９ａ：り一ド、１
０：挿通孔、１１：コネクタ端子、１２：易変形部 第１図 第２図 第３図 第４図
２図は本発明の詳細な説明する断面図。 第３図は従来のメモリカートリッジの分解斜視図。 第４図は従来のメモリカートリッジの問題点を説明する
要部断面図である。 １：下部板、２：フレーム、３：配ｇ基板、４：半導体
メモリ素子、５：コネクタ、６：下部板。 ７：透孔、８：コネクタ設定部、９．９ａ：り一ド、１
０：挿通孔、１１：コネクタ端子、１２：易変形部 第１図 第２図 第３図 第４図
Claims (1)
- 収納体内に、半導体メモリ素子及びその他の回路素子が
実装された配線基板を収納して成るメモリカートリッジ
において、前記収納体の、前記半導体メモリ素子及びそ
の他の回路素子のリードの末端部と対応する部分に、前
記リードの延出方向と直角の方向に延びる易変形部を形
成したことを特徴とするメモリカートリッジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131476A JPS63296989A (ja) | 1987-05-29 | 1987-05-29 | メモリカ−トリツジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131476A JPS63296989A (ja) | 1987-05-29 | 1987-05-29 | メモリカ−トリツジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296989A true JPS63296989A (ja) | 1988-12-05 |
Family
ID=15058866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131476A Pending JPS63296989A (ja) | 1987-05-29 | 1987-05-29 | メモリカ−トリツジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0395276U (ja) * | 1990-01-19 | 1991-09-27 |
-
1987
- 1987-05-29 JP JP62131476A patent/JPS63296989A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0395276U (ja) * | 1990-01-19 | 1991-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5205741A (en) | Connector assembly for testing integrated circuit packages | |
| TW381328B (en) | Dual substrate package assembly for being electrically coupled to a conducting member | |
| US4533976A (en) | Electronic unit | |
| JP3746106B2 (ja) | 基板用電気コネクタ | |
| US5015191A (en) | Flat IC chip connector | |
| JPS62169696A (ja) | Ｉｃカード | |
| KR970702601A (ko) | 전기커넥터용 도전성 시라우드 | |
| US6454572B1 (en) | Surface mount connector | |
| US5759049A (en) | Electrical contact clip | |
| JPH09330754A (ja) | プリント配線基板 | |
| KR100552322B1 (ko) | 전기 커넥터 | |
| TW382839B (en) | Method of fabricating a receptacle connector for an IC card | |
| JP3395824B2 (ja) | フレキシブル基板用コネクタ | |
| JPS63296989A (ja) | メモリカ−トリツジ | |
| JP2003317845A (ja) | コンタクトピン、コンタクトピンの成形方法、電気部品用ソケット及び電気部品用ソケットの製造方法 | |
| US5636997A (en) | Connection apparatus of circuit board | |
| JP2618891B2 (ja) | メモリカートリツジ | |
| JPS61139894A (ja) | Ｉｄカ−ドおよびその製造方法 | |
| JP2571021B2 (ja) | 半導体装置の接続アダプタ及び実装構造 | |
| JPS62202478A (ja) | プラグ | |
| JPS63296990A (ja) | メモリカ−トリツジ | |
| JP3252247B2 (ja) | カードエッジコネクタ | |
| JPS6230095A (ja) | Ｉｃカ−ド | |
| JPS6283196A (ja) | Ｉｃカ−ド | |
| JPS6214498A (ja) | フレキシブルプリント基板の固定構造 |