JPS6329298B2 - - Google Patents
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- JPS6329298B2 JPS6329298B2 JP54170089A JP17008979A JPS6329298B2 JP S6329298 B2 JPS6329298 B2 JP S6329298B2 JP 54170089 A JP54170089 A JP 54170089A JP 17008979 A JP17008979 A JP 17008979A JP S6329298 B2 JPS6329298 B2 JP S6329298B2
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- Japan
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- division
- output
- identification code
- memory
- section
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- 230000015654 memory Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 6
- 238000005192 partition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000013518 transcription Methods 0.000 description 2
- 230000035897 transcription Effects 0.000 description 2
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はメモリのリプレイス制御方式に関し、
特に２つの区分に分割されたメモリにおいて、ど
ちらの区分が最近使用されたものであるかを適確
に判別するようにしたメモリのリプレイス制御方
式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory replacement control method,
In particular, the present invention relates to a memory replacement control method that accurately determines which partition has been used most recently in a memory divided into two partitions.
第１図イに示す如く、メモリ１を上位区分と下
位区分に２分して使用し、各区分にリプレイスビ
ツトエリア１−１を設け、これに各１ビツトづつ
識別コードを記入してこの識別コードにより最新
使用されたものが第１の区分すなわち上位区分か
第２の区分すなわち下位区分かを判別するメモリ
がある。そしてこのメモリ１の内容を書替える場
合には、識別コードにより指示された最新に使用
された区分を残し、最新に使用されなかつた区分
を新らしいものとリプレイスすることが行なわれ
ている。 As shown in Figure 1A, the memory 1 is divided into two sections, an upper section and a lower section, and each section is provided with a replace bit area 1-1, in which one bit of identification code is written. There is a memory that determines whether the code most recently used the first or upper section or the second or lower section. When rewriting the contents of the memory 1, the most recently used section indicated by the identification code is left, and the most recently unused section is replaced with a new one.
このようなメモリにおいて、最新に使用された
区分を示すため使用順位が変る度に、各区分の識
別コードを同時に書替える必要がある。即ち、第
１図ロに示す如く、初期状態では両方の区分とも
未使用のためリプレイスビツトエリア１−１の各
区分に識別コード「０」、「０」を記入するが、上
位区分を使用すればリプレイスビツトエリア１−
１の上位区分Upと下位区分Loには識別コード
「１」と「０」が記入され、次いで下位区分Loを
使用すれば、その上位区分Upと下位区分Loに識
別コード「０」と「１」を記入する必要がある。 In such a memory, it is necessary to simultaneously rewrite the identification code of each category each time the order of use changes to indicate the most recently used category. That is, as shown in FIG. 1B, in the initial state, both categories are unused, so identification codes "0" and "0" are written in each category of the replace bit area 1-1, but if the upper category is used, Replace bit area 1-
Identification codes "1" and "0" are entered in the upper division Up and lower division Lo of 1, and then if the lower division Lo is used, the identification codes "0" and "1" are written in the upper division Up and lower division Lo. ” must be entered.
しかしながらこのような方式では、識別コード
の書替えに２ビツト使用してこれらを書替える必
要があり、そのためのハード量が大となる。もし
も仮りにこのような上下各区分に識別コードを記
入しておく方式で、最新に使用された区分の識別
コードのみを書替えることでこの表示を行なうと
すれば、次のような問題が存在する。即ち、第１
図ハのＡに示す如く、初期状態では両区分の識別
コードは「０」、「０」であるが、次に上位区分
Upが使用されると上位区分Upは「１」となり下
位区分Loは前の状態で「０」となる。それから
下位区分Loが使用されると、上位区分Upは前の
状態の「１」が記入され、下位区分は新しく
「１」となる。また第１図ハのＢに示すように、
初期状態「０」、「０」のあと、Ａとは逆に下位区
分Loが使用されるとき上位区分Upは「０」、下
位区分Loは「１」に更新される。それから上位
区分Upが使用されると、上位区分Upは「１」に
更新されるが、下位区分Loはそのまま「１」が
残るので、この場合も両区分とも「１」が記入さ
れる。そしてその後どちらの区分が使用されても
他方の区分の「１」が残るので、このような方式
では、１ビツトにより構成された識別コードを書
替えることにより、リプレイスすべき区分を正確
に表示することができない。 However, in such a system, it is necessary to use two bits to rewrite the identification code, which requires a large amount of hardware. If we were to write identification codes in each of the upper and lower sections, and display this by rewriting only the identification code for the most recently used section, the following problems would arise: do. That is, the first
As shown in A in Figure C, in the initial state, the identification codes of both categories are "0", "0", but then the upper category
When Up is used, the upper class Up becomes "1" and the lower class Lo becomes "0" in its previous state. Then, when the lower division Lo is used, the upper division Up is filled with the previous state of "1" and the lower division becomes the new "1". Also, as shown in Figure 1C,
After the initial states "0" and "0", when the lower division Lo is used contrary to A, the upper division Up is updated to "0" and the lower division Lo is updated to "1". When the upper class Up is then used, the upper class Up is updated to "1", but the lower class Lo remains as "1", so in this case as well, "1" is written in both classes. After that, no matter which category is used, the "1" in the other category remains, so in this type of system, the category to be replaced is accurately displayed by rewriting the identification code made up of 1 bit. I can't.
したがつて本発明は、このような問題を改善し
て１ビツトにより構成された識別コードの一方の
みを書替えることにより、２分されたメモリのリ
プレイス表示が可能になるメモリのリプレイス制
御方式を提供することを目的とするものであつ
て、このために本発明におけるメモリのリプレイ
ス制御方式では、第１の区分と第２の区分に区分
たれたメモリのいずれの区分が最新に使用された
ものかを識別する１ビツトの識別コードを各区分
に付加することによりリプレイスすべき区分を示
すようにしたメモリのリプレイス方式において、
上記第１の区分の識別コードを出力する第１の出
力手段と、上記第２の区分の識別コードを出力す
る第２の出力手段と、上記第１の識別コードを反
転する反転手段と、メモリの最新使用区分を判定
する最新判定手段と、上記最新判定手段の出力に
もとづき上記第２の識別コードを出力する第１の
出力手段と、上記最新判定手段の出力にもとづき
上記反転手段の出力を出力する第２の出力手段を
設け、上記最新判定手段の出力にもとづき上記第
１の区分をリプレイスするとき、同時に上記第１
の出力手段により第１区分の識別コードを更新
し、上記最新判定手段の出力にもとづき上記第２
の区分をリプレイスするとき、同時に上記第２の
出力手段の出力により第２区分の識別コードを更
新する書き替え手段を有することを特徴とするも
のである。 Therefore, the present invention provides a memory replacement control method that improves this problem and enables replacement display of a divided memory by rewriting only one side of the identification code made up of one bit. For this purpose, in the memory replacement control method of the present invention, it is possible to determine which partition of the memory divided into the first partition and the second partition was used most recently. In a memory replacement method that indicates the section to be replaced by adding a 1-bit identification code to each section,
a first output means for outputting the identification code of the first classification; a second output means for outputting the identification code of the second classification; an inversion means for reversing the first identification code; a latest determination means for determining the latest usage category of the latest use category; a first output means for outputting the second identification code based on the output of the latest determination means; and an output of the inversion means based on the output of the latest determination means. A second output means for outputting is provided, and when replacing the first classification based on the output of the latest determination means, at the same time the first classification is replaced.
The identification code of the first classification is updated by the output means, and the identification code of the second classification is updated based on the output of the latest determination means.
The present invention is characterized in that it includes a rewriting means for simultaneously updating the identification code of the second division by the output of the second output means when replacing the division.
以下本発明の一実施例を第２図および第３図に
もとづき説明する。 An embodiment of the present invention will be described below with reference to FIGS. 2 and 3.
第２図は本発明の動作原理を説明する説明図で
あり、第３図は本発明の一実施例構成図である。 FIG. 2 is an explanatory diagram illustrating the operating principle of the present invention, and FIG. 3 is a configuration diagram of an embodiment of the present invention.
図中、他図と同符号部は同一部分を示し、２は
アドレスレジスタ、３は第１の出力手段である上
位出力レジスタ、４は第２の出力手段である下位
出力レジスタ、５は反転手段であるインバータ、
６，７はそれぞれアンド回路、８はオア回路、９
はエクスクルシーブ・オア（Ｅオア）回路であ
る。 In the figure, the same reference numerals as in other figures indicate the same parts, 2 is an address register, 3 is an upper output register which is a first output means, 4 is a lower output register which is a second output means, and 5 is an inverting means. an inverter,
6 and 7 are AND circuits, 8 is an OR circuit, and 9
is an exclusive-OR (E-OR) circuit.
上位出力レジスタ３はリプレイスビツトエリア
１−１のうち、上位区分Upにおける識別コード
の内容が出力されるレジスタであり、下位出力レ
ジスタ４は同じくリプレイスビツトエリア１−１
のうち、下位区分Loにおける識別コードの内容
が出力されるレジスタである。 The upper output register 3 is a register to which the contents of the identification code in the upper classification Up of the replace bit area 1-1 is output, and the lower output register 4 is also a register for the replace bit area 1-1.
This is a register to which the contents of the identification code in the lower classification Lo are output.
先ず、本発明の動作原理を第２図にもとづき説
明する。 First, the principle of operation of the present invention will be explained based on FIG.
本発明の識別コードの記入原理は、(1)上位区分
が最新に使用された場合、下位区分の識別コード
をそのまま上位区分に転記し、(2)下位区分が最新
に使用された場合、上位区分の識別コードを反転
して下位区分に記入するものである。 The principle of writing the identification code of the present invention is as follows: (1) When the upper division is used most recently, the identification code of the lower division is transferred to the upper division as is; (2) When the lower division is used most recently, the identification code of the lower division is transferred to the upper division. The identification code of the division is inverted and entered in the lower division.
即ち、第２図イに示すように、初期状態では
上位区分Upおよび下位区分Loとも識別コード
は「０」、「０」である。 That is, as shown in FIG. 2A, in the initial state, the identification codes of both the upper division Up and the lower division Lo are "0" and "0".
上記の状態において、メモリ１の上位区分
が使用された場合には、そのときの下位区分
Loの識別コード「０」をそのまま上位区分Up
に転記し、下位区分Loの識別コードは「０」
の状態にそのまましておく。 In the above situation, if the upper division of memory 1 is used, the lower division at that time
Upgrade the Lo identification code “0” as it is
The identification code of lower category Lo is “0”.
Leave it in that state.
次にメモリ１の下位区分が使用された場合に
は、上位区分Upの識別コード「０」を反転し
た「１」を下位区分Loに記入し、上位区分Up
はそのまま「０」の状態にある。 Next, when the lower division of memory 1 is used, "1", which is the inverted identification code "0" of the upper division Up, is written in the lower division Lo, and the upper division Up
remains in the state of "0".
再びメモリ１の下位区分が使用された場合に
は、上記と同様に、上位区分Upの識別コー
ド「０」を反転した「１」が下位区分Loに記
入され、上位区分Upはそのまま「０」である。 When the lower section of memory 1 is used again, in the same way as above, the identification code "0" of the upper section Up is inverted and "1" is written in the lower section Lo, and the upper section Up remains as "0". It is.
次いでメモリ１の上位区分が使用されたとき
は、下位区分Loの識別コード「１」がそのま
ま上位区分Upに転記され、下位区分Loはその
まま「１」が残る。 Next, when the upper division of memory 1 is used, the identification code "1" of the lower division Lo is transferred as is to the upper division Up, and "1" remains as is in the lower division Lo.
この状態でメモリ１の下位区分が使用された
ときは、上位区分Upの識別コード「１」を反
転した「０」が、下位区分Loに記入され、上
位区分Upは「０」が残る。 When the lower division of memory 1 is used in this state, "0", which is the inversion of the identification code "1" of the upper division Up, is written in the lower division Lo, and "0" remains in the upper division Up.
そしてメモリ１の上位区分が使用されると、
下位区分Loに記入されていた識別コード「０」
が上位区分Upに転記され、下位区分Loはその
まま「０」が記入されている。 And when the upper partition of memory 1 is used,
Identification code “0” written in lower category Lo
is transferred to the upper category Up, and "0" is written as is in the lower category Lo.
したがつて、この第２図イより明らかなよう
に、メモリ１の上位区分が最新に使用されたとき
には上位区分Upと下位区分Loの識別コードは
「０」、「０」または「１」、「１」となり、またメ
モリ１の下位区分が最新に使用たれたときには、
上位区分Upと下位区分Loの識別コードは「１」、
「０」または「０」、「１」となる。第２図ロはこ
の識別コードの状態を示している。したがつてこ
の状態を識別することによりいずれのメモリ区分
が最新に使用されたものであるか判別することが
できる。 Therefore, as is clear from FIG. 2A, when the upper division of memory 1 is most recently used, the identification codes of the upper division Up and lower division Lo are "0", "0", or "1". 1, and when the subdivision of memory 1 was most recently used,
The identification code for the upper division Up and lower division Lo is “1”,
It becomes "0" or "0" or "1". FIG. 2B shows the state of this identification code. Therefore, by identifying this state, it is possible to determine which memory partition is the most recently used one.
以下、上記の如き状態でリプレイスビツトエリ
ア１−１に識別コードを記入し、かつ最新に使用
されたものがメモリの上位区分であるか下位区分
であるかということを判別するための回路構成を
第３図にもとづき説明する。 Below, we will explain the circuit configuration for writing an identification code in the replace bit area 1-1 in the above state and determining whether the most recently used memory is an upper or lower division. This will be explained based on FIG.
′ 初期状態ではリプレイスビツトエリア１−
１の上位区分Upおよび下位区分Loには識別コ
ード「０」、「０」が記入されている。そしてこ
れらの識別コード「０」、「０」がそれぞれ上位
出力レジスタ３および下位出力レジスタ４に記
入されている。' In the initial state, replace bit area 1-
Identification codes "0" and "0" are written in the upper division Up and lower division Lo of 1. These identification codes "0" and "0" are written in the upper output register 3 and lower output register 4, respectively.
′ この状態でアドレスレジスタ２にメモリ１
の上位区分のアドレスが記入されてこの上位区
分が使用された場合には、第１の転記出力手段
であるアンド回路７の入力端子T1に「１」が
入力されるので、下位出力レジスタ４の内容で
ある「０」がそのままアンド回路７、およびオ
ア回路８を経由して、リプレイスビツトエリア
１−１の上位区分Upに「０」が記入される。
このとき下位区分Loはそのまま「０」が記入
されている。そして上位出力レジスタ３および
下位出力レジスタ４にはこれにより再び「０」、
「０」が出力されることになる。この結果Ｅオ
ア回路９の出力端子P0に「１」が出力され、
上位区分が最新使用されたものであることが識
別できる。' In this state, memory 1 is stored in address register 2.
When the address of the upper division is entered and this upper division is used, "1" is input to the input terminal T1 of the AND circuit 7 which is the first transcription output means, so the lower output register 4 The content "0" is directly passed through the AND circuit 7 and the OR circuit 8, and "0" is written in the upper section Up of the replace bit area 1-1.
At this time, "0" is written as is in the lower category Lo. As a result, the upper output register 3 and lower output register 4 are set to "0" again.
"0" will be output. As a result, "1" is output to the output terminal P 0 of the E-OR circuit 9,
It can be identified that the upper classification is the most recently used one.
′ 次にメモリ１の下位区分が使用された場合
には、入力端子T0に「１」が入力される。こ
のとき上位出力レジスタ３には「０」が記入さ
れているので、インバータ５は「１」を出力し
ている。そして上記入力端子T0に「１」が入
力されることにより、第２の転記出力手段であ
るアンド回路６は「１」を出力し、これがオア
回路８を経由してリプレイスビツトエリア１−
１の下位区分Loに記入される。これにより今
度は下位出力レジスタ４に「１」が記入され、
上位出力レジスタ３に「０」が記入されること
になる。この結果Ｅ最新判定手段であるＥオア
回路９の出力端子P1に「１」が出力され、メ
モリ１の下位区分が最新使用されたものである
ことがわかる。' Next, when the lower section of memory 1 is used, "1" is input to the input terminal T 0 . At this time, since "0" is written in the upper output register 3, the inverter 5 outputs "1". When "1" is input to the input terminal T0 , the AND circuit 6, which is the second transcription output means, outputs "1", which is sent to the replace bit area 1-- via the OR circuit 8.
It is entered in subdivision Lo of 1. As a result, "1" is written in the lower output register 4,
“0” will be written in the upper output register 3. As a result, "1" is output to the output terminal P1 of the E OR circuit 9, which is the E latest determining means, and it can be seen that the lower section of the memory 1 is the most recently used one.
このようにして、出力端子P0に「１」が出力
される場合はメモリ１の上位区分が最新に使用さ
れたものであり、出力端子P1に「１」が出力さ
れる場合にはメモリ１の下位区分が最新に使用さ
れたものであることがわかるので、この出力端子
P0，P1の出力状態を検出することにより、リプ
レイスすべきメモリ区分を決定することができ
る。 In this way, when "1" is output to output terminal P 0 , it means that the upper division of memory 1 is the most recently used one, and when "1" is output to output terminal P 1 , memory We can see that the subdivision of 1 is the most recently used one, so this output terminal
By detecting the output states of P 0 and P 1 , it is possible to determine the memory section to be replaced.
ところで本願のメモリとしては、具体的にはア
ドレス変換バツフア（TLB）、STOスタツク、ま
たはバツフアメモリのTAG部等のように、複数
エントリーを一旦、読み出してみてその内容に応
じていずれか１つの内容を更新するようなメモリ
が適当である。この場合、１組のメモリの２つの
エントリは一方ずつ２回の読出し動作により読出
されることになる。 By the way, in the memory of this application, specifically, such as an address translation buffer (TLB), STO stack, or TAG part of a buffer memory, multiple entries are read out once and one of the contents is changed depending on the contents. A memory that can be updated is appropriate. In this case, each of the two entries in one set of memories will be read out by two read operations.
このようなメモリにおいて、もしも上、下いず
れか一方のエントリにのみフラグのフイールドを
１ビツト設け、他方にはそのビツトを実装しない
か又は実装しても使用しないということが考えら
れる。この場合メモリは１組のメモリで済むが、
メモリへの書込み動作が余分に必要となり処理速
度の低下を招く欠点がある。というのは、例えば
上側エントリにのみフラグを設けたとして、上側
を使用したらそのフラグを“１”に、下側を使用
したらそのフラグを“０”にするとすると、上側
を使用時にはそのDATA部の更新と同時にフラ
グ部へ“１”を書けばよいが、下側使用時には
（しかも更新が必要なとき）下側への書込みの他
に、フラグを変更するために上側への書込みも必
要となり、読出し２回、書込み２回の計４回のア
クセスが必要になる。上・下平均して使用すると
すれば、（３＋４）／２＝3.5回平均である。 In such a memory, it is conceivable that one flag field is provided in only one of the upper and lower entries, and that bit is not implemented in the other, or even if it is implemented, it is not used. In this case, only one set of memory is required, but
This has the disadvantage that an extra write operation to the memory is required, resulting in a decrease in processing speed. For example, if a flag is set only for the upper entry, and if the upper entry is used, the flag is set to "1", and when the lower entry is used, the flag is set to "0", then when the upper entry is used, the DATA section is You can write "1" to the flag section at the same time as updating, but when using the lower side (and when updating is required), in addition to writing to the lower side, it is also necessary to write to the upper side to change the flag. A total of four accesses are required: two times for reading and two times for writing. If you use the upper and lower averages, the average is (3+4)/2=3.5 times.
一方、本発明の場合には、上・下どちらを使用
してもアクセスは３回で済む。即ち常に上・下の
２つのエントリは１回ずつ合計２回の読出し動作
により読出されこれにプラスして使用した方の側
のエントリの更新と同時にそのエントリ中のフラ
グを更新するのみでよいからである。 On the other hand, in the case of the present invention, only three accesses are required regardless of whether the top or bottom is used. In other words, the two entries at the top and bottom are always read by a total of two read operations, once each, and in addition to this, it is only necessary to update the flag in that entry at the same time as updating the entry on the side used. It is.
以上説明の如く、本発明によれば、メモリの各
区分毎に使用状態識別コードが記入される場合で
も、１ビツトのみの更新によりこれを行なうこと
が可能になり、このためのハード量を節約するの
みならず、データ処理を能率よく行なうことがで
きる。 As explained above, according to the present invention, even when a usage state identification code is written for each memory section, this can be done by updating only one bit, thereby saving the amount of hardware. Not only can data be processed efficiently, but data can also be processed efficiently.
第１図は従来のメモリリプレイス制御方式の説
明および問題点の説明図、第２図は本発明の動作
原理説明図、第３図は本発明の一実施例構成図で
ある。
図中、１はメモリ、１−１はリプレイスビツト
エリア、２はアドレスレジスタ、３は上位出力レ
ジスタ、４は下位出力レジスタ、５はインバー
タ、６，７はアンド回路、８はオア回路、９はエ
クスクルシーブ・オア回路をそれぞれ示す。
FIG. 1 is a diagram illustrating the conventional memory replacement control system and its problems, FIG. 2 is a diagram illustrating the operating principle of the present invention, and FIG. 3 is a configuration diagram of an embodiment of the present invention. In the figure, 1 is a memory, 1-1 is a replacement bit area, 2 is an address register, 3 is an upper output register, 4 is a lower output register, 5 is an inverter, 6 and 7 are an AND circuit, 8 is an OR circuit, and 9 is an OR circuit. Exclusive OR circuits are shown respectively.
Claims (1)
１のいずれの区分が最新に使用されたものかを識
別する１ビツトの識別コードを各区分に付加する
ことによりリプレイスすべき区分を示すようにし
たメモリのリプレイス方式において、 上記第１の区分の識別コードを出力する第１の
出力手段３と、 上記第２の区分の識別コードを出力する第２の
出力手段４と、 上記第１の識別コードを反転する反転手段５
と、 メモリの最新使用区分を判定する最新判定手段
９と、 上記最新判定手段９の出力にもとづき上記第２
の識別コードを出力する第１の出力手段７と、 上記最新判定手段９の出力にもとづき上記反転
手段５の出力を出力する第２の出力手段６を設
け、 上記最新判定手段９の出力にもとづき上記第１
の区分をリプレイスするとき、同時に上記第１の
出力手段７により第１区分の識別コードを更新
し、上記最新判定手段９の出力にもとづき上記第
２の区分をリプレイスするとき、同時に上記第２
の出力手段６の出力により第２区分の識別コード
を更新する書き替え手段を有することを特徴とす
るメモリのリプレイス制御方式。[Claims] 1. By adding a 1-bit identification code to each division to identify which division of the memory 1 divided into the first division and the second division has been used most recently. In a memory replacement method that indicates a section to be replaced, a first output means 3 outputs an identification code of the first section, and a second output means outputs an identification code of the second section. 4, and reversing means 5 for reversing the first identification code.
and the latest determination means 9 for determining the latest usage classification of the memory, and the second
a first output means 7 for outputting the identification code of the latest determination means 9; and a second output means 6 for outputting the output of the reversing means 5 based on the output of the latest determination means 9; 1st above
When replacing the classification, the first output means 7 simultaneously updates the identification code of the first classification, and when replacing the second classification based on the output of the latest determination means 9, the second
1. A memory replacement control system, comprising a rewriting means for updating the identification code of the second category by the output of the output means 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17008979A JPS5693167A (en) | 1979-12-26 | 1979-12-26 | Memory replacement control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17008979A JPS5693167A (en) | 1979-12-26 | 1979-12-26 | Memory replacement control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5693167A JPS5693167A (en) | 1981-07-28 |
| JPS6329298B2 true JPS6329298B2 (en) | 1988-06-13 |
Family
ID=15898433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17008979A Granted JPS5693167A (en) | 1979-12-26 | 1979-12-26 | Memory replacement control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5693167A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010370A (en) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | Replacement control system in buffer storage device |
| JPS60221855A (en) * | 1985-03-20 | 1985-11-06 | Hitachi Ltd | Replacement control device |
| JPS62162153A (en) * | 1986-12-27 | 1987-07-18 | Fujitsu Ltd | Data-replace control system for buffer memory device |
| KR100972285B1 (en) | 2008-07-04 | 2010-07-23 | (주) 씨이엔 | Device and Method for Reconstructing Memory to High-Speed Access and Recording Medium |
-
1979
- 1979-12-26 JP JP17008979A patent/JPS5693167A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5693167A (en) | 1981-07-28 |
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