JPS63286958A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主プロセッサと主プロセッサに制御される複
数の従プロセッサで構成され、主〉Ｉロセツサが従プロ
セッサの負荷分散を行うマルチプロセッサシステムに関
する。

〔従来の技術〕

従来のマルチプロセッサシステムにおける待チ行列は、
ディビス他著、富永他訳による「コンピュータネットワ
ークとプロトコル（コロナ社）」第４８〜５０頁に記載
のように、トラフィックが高くなると、待ち行列が長く
なり、遅延が発生する。しかし、主プロセッサが、従プ
ロセッサの負荷を管理する点については配慮されていな
かった。

〔発明が解決しようとする問題点〕

上記従来技術は、主プロセッサが、従プロセッサの負荷
を効率よく分散させる点について配慮されておらず、高
トラフィツク時に待ち行列が長くなり、メツセージ処理
時間に遅延が発生するという問題があった。

本発明の目的は、主プロセッサが、従プロセッサの負荷
を平等とするように、メツセージを送信するマルチプロ
セッサシステムを構成することにある。

〔問題点を解決するための手段〕

上記目的は、主プロセッサが受信メツセージ数の最も少
ない従プロセッサにメツセージを送ることにより、′ま
た、従プロセッサが待ち行列に格納てれている受信メツ
セージ数をＡＣＫ情報に付加して、主プロセッサに通知
することにより、達成される。

〔作用〕

主プロセッサに、従プロセッサの待ち行列に格納されて
いるメツセージ数を管理するテーブルを設ける。主プロ
セッサは、上記のテーブルを参照し、最もメツセージ数
の少ない従プロセッサを選び、メツセージを送信する。

一方、従プロセッサは主プロセッサからのメツセージを
受信すると１本来のデータ処理を行い。

待ち行列に格納されているメツセージ数をＡＣＫ情報に
付加して、主プロセッサに通知する。

主プロセッサは、ＡＣＫ情報を受信し、メツセージ数を
上記テーブルに書込む。

それによって、主プロセッサは従プロセッサの待ち行列
に格納されるメツセージ数ヲ管理できるので、すべての
従プロセッサに平等にメツセージを送信することが可能
になる。

〔実施例〕

以下１本発明の一実施例を第１図以降により。

説明する。

第１図は１本発明の一実施例の構成金子すブロック図で
ある。本システムは、主プロセッサ１゜主メモリ２．バ
ス３．従プロセッサ５１〜５ｎ。

ローカルメモリ６１〜６ｎお工び入出力装置８１〜８ｎ
で得成される。主プロセッサは、すべての従プロセッサ
を制御する。また、ローカルメモリ６１〜６ｎには、主
プロセッサ１が発行したメツセージを格納する待ち行列
７１〜７ｎｉ設け、主メモリ２には、すべての従プロセ
ッサ５１〜５ｎの待ち行列７１〜７ｎに格納されている
メツセージ数を管理するメツセージ管理テーブル１１を
設ける。

本夾施例では、主プロセッサ１が複数の同等な機能を持
つ従プロセッサ５１〜５ｎに対して、メツセージを送信
する場合について、第２図から第４図を用いて説明する
。

第２図は、各従プロセッサ５１〜５ｒｌＫ、待ち行列７
１〜７ｎに格納されているメツセージ数を示すメツセー
ジ管理テーブル１１の図でラシ。

第３図は、主プロセッサ１と従プロセッサ５１〜５ｎ間
の通信メツセージフォーマットであり、第４図は主プロ
セッサ１と従プロセッサ５１〜５ｎの制御フローチャー
ト図である。

まず、主プロセッサ１は、メツセージ管理テーブル１１
を読出しくステップ３０）、待ち行列（７１〜７ｎ）に
格納されているメツセージが最も少ない従プロセッサ５
１　（１≦ｉ≦ｎ）を選ぶ（ステップ３１）。そして、
主プロセッサ１は。

従プロセッサ５１に対して、メツセージを送信する（ス
テップ３２）。

従プロセッサ５１は１本来のデータ処理を行い（ステッ
プ３３）、待ち行列７正に格納されているメツセージ数
を求める（ステップ３４）。

そして、従プロセッサ５１は、第３図に示す通信メツセ
ージのコマンド部２３にＡＣＫ’に、データ、２４に従
プロセッサ番号を、データ２２５に待ち行列７１に格納
されているメツセージ数ヲ書込む。

また、ヘッダ２１はメツセージの先頭を示し。

レングス２２は、このメツセージの長さを示し。

ＣＲＣ部データの誤り検出のために使用する。

従プロセッサ５１は、待ち行列７１に格納されているメ
ツセージ数を含んだＡＣＫ情報を主プロセッサ１に送信
する（ステップ３５）。

最後に、主プロセッサ１は、従プロセッサ５１からのＡ
ＣＫ情報を解析し、待ち行列７１に格納されているメツ
セージ数をメツセージ管理テーブル１１に書込む（ステ
ップ３６）。

〔発明の効果〕

本発明によれば、主プロセッサが従プロセッサの待ち行
列に格納されているメツセージヲ管理し、すべての従プ
ロセッサの負荷を均一にして、効率よく使用することが
可能となる効果がある。

また、従プロセッサは、待ち行列に格納されているメッ
セージ数１ＡｃＫ情報に付加して、主プロセッサに送信
するため、効率よくメツセージ管理テーブルが更新でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステム構成図、第２
図はメツセージ管理テーブル図、第３図は通信メツセー
ジフォーマット図、第４図は主プロセッサと従プロセッ
サの制御フローチャートである。 ５１〜５ｎ・・・従フロセッサ、６１〜６ｎ・・・ロー
カルメモリ、７１〜７ｎ・・・待ち行列、８１〜８ｎ・
・・第　１　図 ′ｆ、ｚ図 Ｚ１メモ−’Ｊ　　　　　ＩＩメ・・、乞−’を狸〒−
アλし第　４ 図

Claims (1)

【特許請求の範囲】
1. １、主プロセッサと複数の同等の機能を持つ従プロセッ
   サで構成され、主プロセッサがすべての従プロセッサを
   制御するマルチプロセッサシステムにおいて、従プロセ
   ッサに主プロセッサからのメッセージを受信する待ち行
   列と待ち行列に格納されているメッセージ数を管理する
   機能を、また、主プロセッサにすべての従プロセッサの
   メッセージ数を管理するテーブルを設け、主プロセッサ
   は上記テーブルを参照して、最も受信メッセージの少な
   い従プロセッサにメッセージを送信し、従プロセッサの
   負荷の分散を行うマルチプロセッサシステム。