JPS6328468Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は表示回路に関し、特にバーグラフ表示
装置を駆動する表示回路の改良に関するものであ
る。

バーグラフ表示装置は、多数の表示セグメント
を連続的に並設したものであり、入力信号の値に
対応した位置まで連続的に表示させた場合にはバ
ーグラフ表示となり、入力信号の値に対応した位
置のみを表示させた場合には指針表示に近似した
ポイント表示が得られるものである。そして、こ
のバーグラフ表示装置を駆動する表示回路として
は、外部情報を取り込んで演算することにより表
示情報を出力する中央演算装置と、この中央演算
装置から出力される表示情報をラツチするラツチ
回路と、このラツチ回路の出力を取り込んでデコ
ードした信号をバーグラフ表示装置の各表示セグ
メントに供給するセグメントデコーダとを設けた
ものが一般に用いられている。

しかしながら、上記構成による表示回路に於い
ては、中央演算処理回路から表示データがパラレ
ルに出力される関係上、表示量の拡大に伴なつて
中央演算装置の表示出力ポート数が増加すること
になる。この結果、IC化された中央演算装置に
於ける限られた端子数の内の多くを表示データの
出力用に専有されてしまうことになり、表示情報
への端子数の増加に伴なつて中央演算装置の機能
数が減少する問題を有している。

また、上記構成による表示回路に於いては、セ
グメントデコーダが固定されてしまう関係上、バ
ーグラフ表示装置に於ける表示がバーグラフ表示
あるいはポイント表示のいずれか一方に固定され
てしまうことになる。例えば、入力信号の大きさ
を表示する場合にはバーグラフ表示が適してお
り、チユーニング位置等を表わす場合にはポイン
ト表示が適している。従つて、バーグラフ表示装
置を用いる場合には、その表示態様を容易に変更
することが出来れば、入力情報の種別に合せて最
適表示態様に切り換えることが出来るわけであ
る。この場合、バーグラフ表示回路とポイント表
示回路を並設し、これら両回路を選択して使用す
ることも考えられるが、回路が複雑でかつ高価な
ものとなつてしまう。

このような問題を解決するものとしては、本願
出願人によつて中央演算装置の出力ポートを３個
のみ専有するのみでバーグラフ表示とポイント表
示を切り換えて表示することが出来る２モード表
示タイプの表示回路が提案されている。この表示
回路は、中央演算装置の第１出力ポートからシリ
アルパルス列のパルス数によつて表わされる表示
情報を予め定められた更新周期に対応して出力
し、かつ前記表示情報の送出される直前に第２出
力ポートからクリア信号を送出するとともに、第
３出力ポートから表示モード制御信号を送出し
て、シフトレジスタが縦続接続されたシフトレジ
スタ部に供給される。シフトレジスタ部は上記ク
リア信号によつてクリアされた後に表示モード制
御信号をシフト入力として表示情報を構成するシ
リアルパルス列のパルスが供給される毎に取り込
んで順次シフトし、このシフトレジスタ部の各出
力がバーグラフ表示装置の各表示セグメントに供
給されて表示が行なわれる。そして、上記表示モ
ード制御信号を常時アクテイブレベルにセツトす
ることにより、表示情報に対応した位置までアク
テイブ信号が順次シフトされて出力されるために
バーグラフ表示となる。また、表示情報を構成す
るシリアルパルス列の第１パルス発生期間のみ上
記表示モード制御信号をアクテイブモードにセツ
トすると、１個所のみアクテイブとなつたシフト
レジスタ部の出力が表示情報に対応した位置まで
順次シフトすることになり、これに伴なつてバー
グラフ表示部には表示情報に対応した位置にポイ
ント表示がなされるものである。

しかしながら、上記構成による表示回路は、中
央演算装置に対する表示用出力ポート数が少な
く、またバーグラフ表示とポイント表示の２種表
示が行なえる等の種々特長を有する反面、表示情
報の更新時には全表示セグメントを消灯した後に
第１番目の表示セグメントから順次シフトアツプ
しなければならない関係上、表示情報の更新時に
於ける表示の消灯時間が長くなり、かつ表示量の
拡大に伴なつて増加する問題を有している。

従つて、本考案による表示回路は、中央演算装
置に対して表示用の出力ポートを３個専有するの
みで、バーグラフ表示とポイント表示の２種表示
が行なえるとともに、表示情報の更新時に於ける
消灯時間を短かくした表示回路を提供することで
ある。以下、図面を用いて本考案による表示回路
の一実施例を詳細に説明する。

第１図は本考案による表示回路の一実施例を示
す回路図であつて、特に回転体の回転速度を検出
して表示する場合に適用したものである。同図に
於いて１は波形整形回路であつて、例えば回転体
の一部に設けられている突起を磁気的に検出する
図示しないピツクアツプコイルから供給される回
転検出信号Ａをパルス状に整形して中央演算装置
（以下CPUと称す）２に供給する。CPU２は波形
整形回路１を介して供給される回転検出信号Ａの
信号間隔をクロツクパルス等を用いて計数し、こ
の計数値を演算することによつて回転速度を算出
する。

この場合、CPU２に於いては表示モード制御
信号Ｂを送出する出力ポートP₁と、表示情報と
しての回転速度信号Ｃをシリアルパルス列のパル
ス数によつて表わす信号として送出する出力ポー
トP₂と、後述するシフトレジスタに前記回転速
度信号Ｃの送出に先立つてクリア信号D₁を送出
する出力ポートP₃とを有している。３ａ〜３ｄ
はシフトレジスタであつて、CPU２の出力ポー
トP₂から送出される回転速度信号Ｃをそれぞれ
クロツク入力CK₁〜CK₄とする。そして、シフト
レジスタ３ａはCPU２の出力ポートP₁から供給
される表示モード制御信号Ｂをシフト入力IN₁と
するとともに出力ポートP₃から出力される前記
クリア信号D₁をクリア入力端CL₁に入力し、シフ
トレジスタ３ｂ〜３ｄはそれぞれ前段のシフトレ
ジスタに於ける最終段出力を順次シフト入力IN₂
〜IN₄とすることにより、縦続接続されてシフト
レジスタ部を構成している。４ａ〜４ｃは各シフ
トレジスタ３ａ〜３ｃの最終段出力を除く上位部
分に隣接する２出力信号を取り込んで両信号の不
一致と検出するエクスクルージブノアゲードであ
つて、各ゲート４ａ〜４ｃの出力は次段シフトレ
ジスタのクリア入力端CL₂〜CL₄にクリア信号D₂
〜D₄として供給される。５は図示しない多数の
表示セグメント（この場合は32個）が一直線状に
並設されたバーグラフ表示装置であつて、シフト
レジスタ３ａ〜３ｄの出力端Q₁〜Q₃₂から送出さ
れる出力信号を入力端IN₁〜IN₃₂を介して各表示
セグメントに供給するように構成されている。

このように構成された表示回路に於いて、図示
しない回転体が回転を開始すると、この回転体に
近接して設けられている図示しないピツクアツプ
コイルが回転体の一部に設けられている突起の通
過を検出する毎に回転検出信号Ａを発生する。こ
の回転検出信号Ａは波形整形回路１に於いてパル
ス状に整形した後にCPU２に供給される。CPU
２波形整形回路１を介して供給される回転検出信
号Ａを順次取り込み、この回転信号Ａの間隔をク
ロツクパルス等を用いて計数することにより算出
する。そして、この回転検出信号Ａの間隔は回転
体の回転速度に関連しているために、CPU２は
計数値を演算することによつて回転速度を算出す
る。

このようにして求められた回転速度信号Ｃはシ
フトレジスタ３ａ〜３ｄを介してバーグラフ表示
装置５に表示されるわけであるが、この表示に際
してはバーグラフ表示とポイント表示の２種モー
ドがCPU２によつて制御されるように構成され
ている。以下、バーグラフ表示モードとポイント
表示モードに分けてその動作を説明する。

Ａ バーグラフ表示モード バーグラフ表示モードに於いては、CPU２の
出力ポートP₁から“Ｈ”レベルの表示モード制
御信号Ｂが常時出力されている。そして、上述し
たようにして求められた回転速度信号Ｃは出力ポ
ートP₂から出力されるわけであるが、この回転
速度信号Ｃの送出に先立つて出力ポートP₃から
クリア信号D₁が第２図ａに示すように送出され
る。クリア信号D₁が発生されると、シフトレジ
スタ３ａのみがクリアされて各出力端Q₁〜Q₈か
ら送出される出力が第２図d₁〜d₈に示すようにす
べて“Ｌ”となり、これに伴なつてバーグラフ表
示装置４のシフトレジスタ３ａが接続された８個
の表示セグメントが無表示となる。このようにし
て、初段のシフトレジスタ３ａに対するクリアが
完了すると、CPU２の出力ポートP₂から第２図
ｂに示すように、算出された回転速度に対応する
数のシリアルパルス列からなる回転速度信号Ｃが
送出されてシフトレジスタ３ａのクロツク入力端
CK₁に供給される。シフトレジスタ３ａはシリア
ルパルス列の回転速度信号Ｃが供給される毎にシ
フト入力端IN₁に供給される第２図ｃに示す常時
“Ｈ”レベルの表示モード制御信号Ｂが取り込ま
れて順次シフトアツプされることになる。従つ
て、シフトレジスタ３ａの各出力端Q₁〜Q₈から
は、第２図d₁〜d₈に示すように“Ｈ”信号が順次
連続した状態でシフトアツプされて出力されるこ
とになり、これに伴なつてバーグラフ表示装置５
に於ける表示も下位桁から上位桁方向に表示セグ
メントの連続点灯部分が伸びることになる。そし
て、回転速度信号Ｃの第６パルスが発生される
と、ゲート４ａの出力が第２図ｅに示すように
“Ｌ”となつてクリア信号D₂が発生されてシフト
レジスタ３ｂがクリアされるために、シフトレジ
スタ３ｂの各出力端Q₉〜Q₁₆から送出される信号
は第２図f₁〜f₈に示すように確実に“Ｌ”とな
る。なお、シフトレジスタ３ｂは前段のシフトレ
ジスタ３ａの最終段出力をシフト入力としている
ために、回転速度信号Ｃの第１〜第７パルス発生
期間にシフトレジスタ３ａのクリアされた最終段
の“Ｌ”信号を順次シフトして各出力端Q₁〜Q₇
の出力を“Ｌ”としている。従つて、クリア信号
D₂はシフトレジスタ３ｂのクリア動作を確実に
行なわせるためと、以前の表示に対してシフト数
が極端に少ない場合に於ける残された不要表示を
消去させるために必要となるものである。

次に、第２図ｂに示す回転速度信号Ｃの第９〜
第16パルスの発生期間に於いては、シフトレジス
タ３ａの最終段から出力される“Ｈ”信号を取り
込んで順次シフトすることにより各出力端Q₉〜
Q₁₆から第２図f₁〜f₈に示す出力を送出してバー
グラフ表示装置５に於ける対応する表示セグメン
トを順次点灯制御する。一方、次段のシフトレジ
スタ３ｃは、シフトレジスタ３ｂの最終段の出力
端Q₁₆から出力される“Ｌ”信号を取り込んでシ
フトするとともに、ゲート４ｂから出力される第
２図ｇに示すクリア信号D₃によつてクリアされ
て第２図h₁〜h₈に示すようにすべて“Ｌ”とな
る。

次に、第２図ｂに示す回転速度信号Ｃの第17〜
第24パルスの発生期間に於いては、シフトレジス
タ３ｂの最終出力端Q₁₆から送出される“Ｈ”信
号を取り込んで順次シフトするために、シフトレ
ジスタ３ｃの各出力端Q₁₇〜Q₂₄からは第２図h₁〜
h₈に示す“Ｈ”信号が送出されてバーグラフ表示
装置５に於ける対応する表示セグメントを順次点
灯制御する。一方、次段のシフトレジスタ３ｄ
は、シフトレジスタ３ｃの最終段の出力端Q₁₆か
ら出力される“Ｌ”信号を取り込んでシフトする
とともに、ゲート４ｃから出力される第２図ｉに
示すクリア信号D₄によつてクリアされて第２図j₁
〜j₈に示すようにすべて“Ｌ”となる。

次に、第２図ｂに示す回転速度信号Ｃの第25〜
第32パルスの発生期間に於いては、シフトレジス
タ３ｃの最終出力端Q₂₄から出力される“Ｈ”信
号を取り込んで順次シフトするために、シフトレ
ジスタ３ｄの各出力端Q₂₅〜Q₃₂からは第２図j₁〜
j₈に示す“Ｈ”信号が送出されてバーグラフ表示
装置５に於ける対応する表示セグメントを順次点
灯制御する。従つて、この場合には、第２図ｂに
示す回転速度信号ｂの第１〜第32パルスによつ
て、バーグラフ表示装置４に設けられている32個
の表示セグメントが回転速度信号Ｃのパルス周期
によつて順次点灯されてフルスケールによるバー
グラフ表示が行なわれることになる。そして、こ
の場合に於けるバーグラフ表示は、回転速度信号
Ｃを構成するシリアルパルス列のパルス数によつ
て表示長さが決定されることになる。

このようにして表示されたバーグラフ表示は、
予め定められた更新周期毎に上述した場合を同様
にして書き換えられることによつて新たな情報が
順次表示される。この場合、上記構成に於いて
は、前述した従来装置のようにすべての表示を同
時に消去した後に再度書き変えるのではなく、表
示の更新に際しては全表示を複数に区分し、各区
分毎に順次消去して書き換えを順次行なうもので
あるために、更新時に於ける消灯部分は最大１区
分の範囲となつて極めて短いものとなり、これに
伴なつて表示のチラツキが大幅に減少して表示品
質が向上することになる。

Ｂ ポイント表示モード ポイント表示モードに於いて、CPU２の出力
ポートP₁から出力される表示モード制御信号Ｂ
は、回転速度信号Ｃの第１パルス発生時のみ同期
して発生されることになる。つまり、ポイント表
示モードに於いては、バーグラフ表示モードの場
合と同様に、まず始めにCPU２の出力ポートP₃
から第３図ａに示すクリア信号D₁が発生されて
シフトレジスタ３ａがクリアされる。このように
して、シフトレジスタ３ａのクリアが完了する
と、前述したバーグラフ表示の場合と同様に
CPU２の出力ポートP₂からシリアルパルス列の
パルス数によつてその値を示す回転速度信号Ｃが
第３図ｂに示すように出力される。この場合、
CPU２はその出力ポートP₁から第３図ｃに示す
ように回転速度信号Ｃの第１パルスのみに同期し
て“Ｈ”となるポイント表示モード用の表示モー
ド制御信号Ｂが出力される。従つて、回転速度信
号Ｃの第１パルスが発生されると、シフトレジス
タ３ａはシフト入力端IN₁に供給される上記表示
モード制御信号Ｂの“Ｈ”信号を取り込んでシフ
トすることにより、第３図d₁に示すように出力端
Q₁のみから“Ｈ”信号が出力される。次に、回
転速度信号Ｃの第２パルスが発生されると、シフ
トレジスタ３ａはシフトレジスタ入力端IN₁に供
給される上記表示モード制御信号Ｂを取り込んで
順次シフトする。しかし、この回転速度信号Ｃの
第２パルス発生時点に於いては、上記表示モード
制御信号Ｂは第３図ｃに示すように“Ｌ”となつ
ているために、この“Ｌ”信号を取り込んで順次
シフトすることになり、出力端Q₁，Q₂から送出
される出力信号は、第３図d₁，d₂に示すように
“Ｌ”，“Ｈ”となる。そして、シフト入力端IN₁
に供給される表示モード制御信号Ｂは、前述した
ように回転速度信号Ｃの発生開始時（第１パルス
の発生時）のみであるために、回転速度信号Ｃの
各パルスが発生される毎に“Ｌ”信号が取り込ま
れて順次シフトアツプすることになり、シフトレ
ジスタ３ａの出力端Q₁〜Q₈からは第３図d₁〜d₈
に示すように１個の“Ｈ”信号が回転速度信号Ｃ
の各パルスが発生される毎にシフトアツプされる
ことになる。

一方、シフトレジスタ３ｂも回転速度信号Ｃの
各パルスが発生される毎にシフト入力端IN₂に供
給されるシフト入力を順次取り込んでシフトアツ
プすることになるが、このシフト入力端IN₂に供
給されるシフトレジスタ３ａの最終段出力はクリ
ア信号D₁によつて“Ｌ”となつているために、
シフトレジスタ３ｂはこの“Ｌ”信号を取り込ん
でシフトし、出力端Q₉〜Q₁₆はリセツト時点の
“Ｌ”状態を続ける。そして、第６、第７パルス
の発生に伴なつてゲート４ａから第３図ｅに示す
クリア信号D₂が発生されると、シフトレジスタ
３ｂはクリアされて出力がすべて“Ｌ”となる。
次に第８パルスの発生に伴なつてシフトレジスタ
３ａの出力端Q₈に“Ｈ”がシフトされると、こ
の“Ｈ”出力信号がシフトレジスタ３ｂのシフト
入力端IN₂に供給されることになる。従つて、回
転速度信号Ｃの第９パルス発生時点に於いては、
この“Ｈ”レベルのシフト入力が取り込まれてシ
フトされるために、シフトレジスタ３ｂの出力端
Q₉からは第３図f₁に示す出力が送出され、シフト
レジスタ３ａの出力端Q₈の出力は再び“Ｌ”と
なる。この結果、シフトレジスタ３ｂは以後回転
速度信号Ｃのパルスが発生される毎にシフトレジ
スタ３ａの最終段出力端Q₈から送出される“Ｌ”
レベルの出力信号をシフト入力として順次取り込
んでシフトするために、出力端Q₉〜Q₁₆からは第
３図f₁〜f₈に示すように１個の“Ｈ”出力が順次
上位に移動する状態の出力が発生される。以後、
回転速度信号Ｃのパルスが発生される毎に順次同
様な動作を行ない、シフトレジスタ３ｃ，３ｄの
各出力端Q₁₇〜Q₃₂からは第３図h₁〜h₈，j₁〜j₈に
示すように、１個の“Ｈ”信号がシフトする出力
が送出される。なお、クリア信号D₁〜D₄は、回
転速度信号Ｃを構成するパルスがシフトレジスタ
３ａ〜３ｄの段数分だけ発生される毎にゲート４
ａ〜４ｃから自動的に順次発生され、これによつ
て各シフトレジスタ３ａ〜３ｄのクリアを確実に
行なうとともに、次に少ない量を表示した場合に
於ける残り表示を確実に消去させている。

そして、上述した各シフトレジスタ３ａ〜３ｄ
に於ける“Ｈ”信号のシフト動作は、回転速度信
号Ｃのパルス停止に伴なつて停止することにな
る。従つて、このように１個の“Ｈ”信号出力端
が順次シフトアツプするシフトレジスタ３ａ〜３
ｄの出力を入力とするバーグラフ表示装置５は、
該“Ｈ”信号の移動に対応して１個の表示セグメ
ントが点灯移動して停止することにより、回転速
度信号Ｃに対応する値をポイント表示する。

次にCPU２は、前述したバーグラフ表示の場
合と同様に、予め定められた周期に於いて回転速
度信号Ｃの更新を行なつて上述した動作を繰り返
すことにより順次新な情報をポイント表示する。

また、シフトレジスタはアクテイブレベルのシ
フト入力信号を順次取り込んでシフトすることか
ら、このシフトレジスタの各出力端からは、略更
新周期の１周期間にわたつてラツチされた状態の
パラレル出力が発生されることになる。この結
果、シフトレジスタの出力をバーグラフ表示装置
にそのまま供給することができ、これに伴つてシ
フトレジスタとバーグラフ表示装置との間にラツ
チ回路を設けることが不要になつて、回路の簡略
化が図れることになる。

以上説明したように本考案による表示回路は、
バーグラフ表示の表示範囲を複数個に分割した状
態で駆動し、表示情報の更新に際しては、前段区
分の上位桁に於ける隣接信号の不一致を検出して
後段区分を自動的に順次クリアして順次書き込み
動作を行なうものであるために、更新時に於ける
消灯部分が最大１区分の範囲となつて極めて短い
ものとなり、これに伴なつて表示のチラツキが大
幅に減少して表示品質が向上する。また、本考案
によれば、CPUから発生される表示モード制御
信号を変更するのみでバーグラフ表示とポイント
表示を容易に切り換え表示することが出来、これ
に伴なつて多機能化することが出来る。更に本考
案によれば、表示範囲を区分した初段区分以外
は、前段区分に於ける出力状態から自動的にクリ
ア信号を作り出して次段区分を消去するものであ
るために、CPUから出力されるクリア信号は初
段区分に対するもののみで良くなり、これに伴な
つて表示量の拡大に関係なく、CPUの出力ポー
トを３個専有するのみでバーグラフあるいはポイ
ント表示が容易に行える。また、シフトレジスタ
はアクテイブレベルのシフト入力信号を順次取り
込んでシフトすることから、このシフトレジスタ
の各出力端からは、略更新周期の１周期間にわた
つてラツチされた状態のパラレル出力が発生され
ることになる。この結果、シフトレジスタの出力
をバーグラフ表示装置にそのまま供給することが
でき、これに伴つてシフトレジスタとバーグラフ
表示装置との間にラツチ回路を設けることが不要
になつて、回路の簡略化が図れる等の種々優れた
効果を有する。

【図面の簡単な説明】

第１図は本考案による表示回路の一実施例を示
す回路図、第２図ａ〜j₈、第３図ａ〜j₈は第１図
に示す回路の各部動作波形図である。 １……波形整形回路、２……中央演算装置、３
ａ〜３ｄ……シフトレジスタ、４ａ〜４ｃ……ゲ
ート、５……バーグラフ表示装置。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 第１出力ポートから表示モード制御信号を発
   生し、第２出力ポートからシリアルパルス列の
   パルス数によつて表わされる表示情報を予め定
   められた更新周期に対応して発生し、第３出力
   ポートから第１クリア信号を発生する中央演算
   装置と、前記中央演算装置から出力される表示
   情報をそれぞれクロツク入力とする複数個のシ
   フトレジスタが縦続接続され、かつ前記表示モ
   ード制御信号を前記初段シウトレジスタのシフ
   ト入力とするシフトレジスタ部と、前記シフト
   レジスタの最上位を除く上位の隣接する２信号
   の不一致を検出して次段の前記シフトレジスタ
   を順次クリアするゲート回路と、前記シフトレ
   ジスタ部の各出力によつてそれぞれ駆動される
   表示セグメントが複数個並設されたバーグラフ
   表示装置と、前記表示モード制御信号はバーグ
   ラフ表示モードに於いては前記表示情報の送出
   期間に於いて全てアクテイブレベルとなり、ポ
   イント表示モードに於いては前記表示情報を構
   成するシリアルパルス列の少なくとも第１パル
   スを含む連続した所定パルス期間のみアクテイ
   ブレベルとなる信号によつて構成され、前記第
   １クリア信号は表示情報の送出に先立つて発生
   されることを特徴とする表示回路。 (2) 中央演算装置は、半導体集積回路によつて単
   体構成となつていることを特徴とする実用新案
   登録請求の範囲第１項記載の表示回路。