JPS63278349A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63278349A JPS63278349A JP11380287A JP11380287A JPS63278349A JP S63278349 A JPS63278349 A JP S63278349A JP 11380287 A JP11380287 A JP 11380287A JP 11380287 A JP11380287 A JP 11380287A JP S63278349 A JPS63278349 A JP S63278349A
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- film layer
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板上に形成した凸形状の側部に微
小間隔で金属パターンを形成する半導体装置の製造方法
に関する。
小間隔で金属パターンを形成する半導体装置の製造方法
に関する。
第３図は半導体基板上に形成した凸形状の側部に金属パ
ターンを形成する従来の半導体装置の製造方法の工程を
示す説明図である。同図（ａ）に示すように、半導体基
板１上に例えばゲート電極を構成するためにＷＳｉ等の
高融点金属で凸形状２を形成する。そして、同図（ｂ）
に示すように、半導体基板１全面にフォトレジスト３を
塗布する。
ターンを形成する従来の半導体装置の製造方法の工程を
示す説明図である。同図（ａ）に示すように、半導体基
板１上に例えばゲート電極を構成するためにＷＳｉ等の
高融点金属で凸形状２を形成する。そして、同図（ｂ）
に示すように、半導体基板１全面にフォトレジスト３を
塗布する。
その後、通常の位置合せ、露光によりフォトレジスト３
の所望の箇所を感光させ、現像処理を施し、同図（Ｃ）
で示すようなレジストパターンを形成する。
の所望の箇所を感光させ、現像処理を施し、同図（Ｃ）
で示すようなレジストパターンを形成する。
そして、同図（ｄ）に示すように半導体基板１上全面に
金属膜４を蒸着する。しかる後、フォトレジスト３を全
て除去すること（リフトオフ法）で、同図（ｅ）に示す
ようにソース、ドレイン電極を構成する金属パターン４
ａが、ゲート電極である凸形状２と接触することなくそ
の側部に形成できる。
金属膜４を蒸着する。しかる後、フォトレジスト３を全
て除去すること（リフトオフ法）で、同図（ｅ）に示す
ようにソース、ドレイン電極を構成する金属パターン４
ａが、ゲート電極である凸形状２と接触することなくそ
の側部に形成できる。
半導体基板上に形成した凸形状の側部に金属パターンを
形成する従来の半導体装置の製造方法は以上のように行
なわれているので、凸形状２と金属パターン４ａの接触
を避けるために、レジスト露光時の位置合せ誤差による
レジストパターン形成誤差を考慮する必要があった。こ
のため、凸形状２と金属パターン４ａ間の距離を０．５
μｍ以下の微小量に設定することは困難であるという問
題点があった。
形成する従来の半導体装置の製造方法は以上のように行
なわれているので、凸形状２と金属パターン４ａの接触
を避けるために、レジスト露光時の位置合せ誤差による
レジストパターン形成誤差を考慮する必要があった。こ
のため、凸形状２と金属パターン４ａ間の距離を０．５
μｍ以下の微小量に設定することは困難であるという問
題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、凸形状の側部に微小な間隔をおいた金属パ
ターンを自己整合的に形成することのできる半導体装置
の製造方法を得ることを目的とする。
れたもので、凸形状の側部に微小な間隔をおいた金属パ
ターンを自己整合的に形成することのできる半導体装置
の製造方法を得ることを目的とする。
この発明にかかる半導体装置の製造方法は、半導体基板
上に凸形状を形成し、この凸形状の側部に金属パターン
を形成する際に、前記凸形状を反映して覆った第１０薄
ＩＩＡ層とこの第１の薄膜層を覆う第２の薄膜層を形成
し、この第２の薄膜層を除去する際に生じた残渣を前記
第１の薄膜層を除去する工程におけるマスクとして利用
し前記凸形状の側部に前記第１の薄膜層の一部を絶縁層
として残、し、この絶縁層をはさんで前記凸形状の側部
に前記金属パターンを形成するようにしている。
上に凸形状を形成し、この凸形状の側部に金属パターン
を形成する際に、前記凸形状を反映して覆った第１０薄
ＩＩＡ層とこの第１の薄膜層を覆う第２の薄膜層を形成
し、この第２の薄膜層を除去する際に生じた残渣を前記
第１の薄膜層を除去する工程におけるマスクとして利用
し前記凸形状の側部に前記第１の薄膜層の一部を絶縁層
として残、し、この絶縁層をはさんで前記凸形状の側部
に前記金属パターンを形成するようにしている。
この発明においては、第２の薄膜層を除去する際に生じ
た残渣を、第１の薄膜層を除去する工程のマスクとして
利用することで、凸形状の側部に自己整合的に第１の薄
膜層から成る微小幅の絶縁層が形成でき、この絶縁層を
はさむことで凸形状と凸形状側部に微小幅を隔てて形成
する金属パターンとの接触を回避することができる。
た残渣を、第１の薄膜層を除去する工程のマスクとして
利用することで、凸形状の側部に自己整合的に第１の薄
膜層から成る微小幅の絶縁層が形成でき、この絶縁層を
はさむことで凸形状と凸形状側部に微小幅を隔てて形成
する金属パターンとの接触を回避することができる。
第１図はこの発明の一実施例である半導体基板上に形成
した凸形状の側部に金属パターンを形成する半導体装置
の製造方法の工程を示す説明図である。同図（ａ）に示
すように従来同様、半導体基板１上にＷＳｉ等の高融点
金属から成る凸形状２を例えばゲート、電極として形成
する。そして、同図（ｂ）に示すように半導体基板１上
全面に、凸形状２を反映するように、例えばＳｉ３Ｎ４
から成る第１の薄膜層である薄膜層５をプラズマＣＶＯ
法等により形成する。その後、同図（Ｃ）に示すように
薄膜層５全面を、第２の薄膜層である薄ＷＡ層６により
回転塗布法等を用いて覆う。この薄膜層６は例えばＳｉ
Ｏ２のような、反応性イオンエツチング（ＲＩＥ）時に
おいて薄膜層５に対し、選択比の大きなものを用いるの
が望ましい。
した凸形状の側部に金属パターンを形成する半導体装置
の製造方法の工程を示す説明図である。同図（ａ）に示
すように従来同様、半導体基板１上にＷＳｉ等の高融点
金属から成る凸形状２を例えばゲート、電極として形成
する。そして、同図（ｂ）に示すように半導体基板１上
全面に、凸形状２を反映するように、例えばＳｉ３Ｎ４
から成る第１の薄膜層である薄膜層５をプラズマＣＶＯ
法等により形成する。その後、同図（Ｃ）に示すように
薄膜層５全面を、第２の薄膜層である薄ＷＡ層６により
回転塗布法等を用いて覆う。この薄膜層６は例えばＳｉ
Ｏ２のような、反応性イオンエツチング（ＲＩＥ）時に
おいて薄膜層５に対し、選択比の大きなものを用いるの
が望ましい。
そして、上記した状態で薄膜層６全面をイオンミリング
等でエツチング処理を施す。この時薄膜層５が凸形状２
を反映して形成されたため、同図（ｄ）に示すように薄
膜層５の段差部分下に除去されなかった薄膜層６の残渣
６ａが生じる。次に、薄膜層５全面をＲＩＥ等のエツチ
ング処理を施すことで、薄膜層５を除去する。この際、
薄膜層６の残渣６ａがマスクとして利用できることで、
同図（ｅ）に示すように残渣６ａ下の薄膜層５の一部５
ａが残る。この薄膜層６の残渣６ａと薄膜ｍ５の一部５
ａにより微小な幅Ｗの絶縁層７が形成できる。
等でエツチング処理を施す。この時薄膜層５が凸形状２
を反映して形成されたため、同図（ｄ）に示すように薄
膜層５の段差部分下に除去されなかった薄膜層６の残渣
６ａが生じる。次に、薄膜層５全面をＲＩＥ等のエツチ
ング処理を施すことで、薄膜層５を除去する。この際、
薄膜層６の残渣６ａがマスクとして利用できることで、
同図（ｅ）に示すように残渣６ａ下の薄膜層５の一部５
ａが残る。この薄膜層６の残渣６ａと薄膜ｍ５の一部５
ａにより微小な幅Ｗの絶縁層７が形成できる。
その後、第３図（ｂ）、 （Ｃ）で示した同様の処理を
施すことで、１ｍ１Ｊ（ｆ）で示すようにフォトレジス
ト３によりレジストパターンを形成する。レジストパタ
ーンは既に絶縁層７が形成されているので、従来のよう
に凸形状２上を覆う必要はなく、後の工程で形成する金
属パターン４８周辺部を覆うだけでよい。そして、同図
（０）に示すように半導体基板１上全面に低抵抗のＡｕ
系の金属から成る金属膜４を蒸着し、しかる後、フォト
レジスト３を全て除去することで、同図（ｈ）に示すよ
うに微小幅の絶縁膜７を介し、凸形状２の側部に例えば
ソース、ドレイン電極を構成する金属パターン４ａが形
成できる。この時、凸形状２上にも低抵抗の金属パター
ン４ｂを形成できる。その結果、凸形状２をゲート電極
として利用する際に、ゲート抵抗を低減でき、高速動作
が可能になる。
施すことで、１ｍ１Ｊ（ｆ）で示すようにフォトレジス
ト３によりレジストパターンを形成する。レジストパタ
ーンは既に絶縁層７が形成されているので、従来のよう
に凸形状２上を覆う必要はなく、後の工程で形成する金
属パターン４８周辺部を覆うだけでよい。そして、同図
（０）に示すように半導体基板１上全面に低抵抗のＡｕ
系の金属から成る金属膜４を蒸着し、しかる後、フォト
レジスト３を全て除去することで、同図（ｈ）に示すよ
うに微小幅の絶縁膜７を介し、凸形状２の側部に例えば
ソース、ドレイン電極を構成する金属パターン４ａが形
成できる。この時、凸形状２上にも低抵抗の金属パター
ン４ｂを形成できる。その結果、凸形状２をゲート電極
として利用する際に、ゲート抵抗を低減でき、高速動作
が可能になる。
このように薄膜層６の残渣６ａと薄膜層５の一部５ａに
より構成される微小な幅Ｗの絶縁層７を薄ＷＡ層５．６
除去９時に凸形状２側部に自己整合的に形成することに
より、その後リフトオフ法により形成された金属パター
ン４ａは絶縁層７を介して凸形状２側部に設けられるこ
とになり、絶縁層７の幅Ｗを適当に設定することで、凸
形状２と金属パターン４ａの間隔を微小量に設定できる
。従ってフォトレジスト３のレジストパターンの形成誤
差を考慮する必要がない。また、この絶縁層７の存在に
よる動作上などの弊害は全くない。
より構成される微小な幅Ｗの絶縁層７を薄ＷＡ層５．６
除去９時に凸形状２側部に自己整合的に形成することに
より、その後リフトオフ法により形成された金属パター
ン４ａは絶縁層７を介して凸形状２側部に設けられるこ
とになり、絶縁層７の幅Ｗを適当に設定することで、凸
形状２と金属パターン４ａの間隔を微小量に設定できる
。従ってフォトレジスト３のレジストパターンの形成誤
差を考慮する必要がない。また、この絶縁層７の存在に
よる動作上などの弊害は全くない。
なお、この実施例では金属パターン４ａ形成後、薄膜層
６の残渣６ａを除去しなかったが、第２図に示すように
ＨＦに浸漬する等により除去してもよい。この゛ように
すると、第１図（ｈ）に比べ、凸形状２上の金属パター
ン４ｂと半導体基板１上の金属パターン４ａの接触をよ
り困難にし絶縁を確実にする効果がある。
６の残渣６ａを除去しなかったが、第２図に示すように
ＨＦに浸漬する等により除去してもよい。この゛ように
すると、第１図（ｈ）に比べ、凸形状２上の金属パター
ン４ｂと半導体基板１上の金属パターン４ａの接触をよ
り困難にし絶縁を確実にする効果がある。
また、薄膜層６を金属膜として形成してもよく、この場
合ゲート抵抗がさらに小さくなる利点がある。
合ゲート抵抗がさらに小さくなる利点がある。
以上説明したように、この発明によれば、第２の薄膜層
除去時に生じた残渣を第１の薄膜層除去時にマスクとし
て利用することで、凸形状の側部に自己整合的に微小幅
の絶縁層が形成でき、この絶縁層をはさむことで凸形状
の側部に微小な間隔をおいた金属パターンを自己整合的
に形成することができる。
除去時に生じた残渣を第１の薄膜層除去時にマスクとし
て利用することで、凸形状の側部に自己整合的に微小幅
の絶縁層が形成でき、この絶縁層をはさむことで凸形状
の側部に微小な間隔をおいた金属パターンを自己整合的
に形成することができる。
第１図はこの発明の一実施例である半導体基板上に形成
した凸形状の側部に金属パターンを形成する半導体装置
の製造方法を示す説明図、第２図はこの発明の一変形例
の最終工程を示す説明図、第３図は半導体基板上に形成
した凸形状の側部に金属パターンを形成する従来の半導
体装置の製造方法の工程を示す説明図である。 図において、１は半導体基板、２は凸形状、４ａは金属
パターン、５，６は薄膜層、５ａは簿膜層５の残渣、６
ａは薄膜層６の一部、７は絶縁層である。 なお、各図中同一符号は同一または相当部分を示す。 第１ＷＪ 第１図 第２ 図 第３図
した凸形状の側部に金属パターンを形成する半導体装置
の製造方法を示す説明図、第２図はこの発明の一変形例
の最終工程を示す説明図、第３図は半導体基板上に形成
した凸形状の側部に金属パターンを形成する従来の半導
体装置の製造方法の工程を示す説明図である。 図において、１は半導体基板、２は凸形状、４ａは金属
パターン、５，６は薄膜層、５ａは簿膜層５の残渣、６
ａは薄膜層６の一部、７は絶縁層である。 なお、各図中同一符号は同一または相当部分を示す。 第１ＷＪ 第１図 第２ 図 第３図
Claims (1)
- （１）半導体基板上に凸形状を形成し、この凸形状の側
部に金属パターンを形成する工程において、 前記凸形状を反映して覆った第１の薄膜層と、この第１
の薄膜層を覆う第２の薄膜層を形成し、この第２の薄膜
層を除去する際に生じた残渣を前記第１の薄膜層を除去
する工程におけるマスクとして利用することで前記凸形
状の側部に前記第１の薄膜層の一部を絶縁層として残し
、この絶縁層をはさんで前記凸形状の側部に前記金属パ
ターンを形成するようにしたことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11380287A JPS63278349A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11380287A JPS63278349A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63278349A true JPS63278349A (ja) | 1988-11-16 |
Family
ID=14621439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11380287A Pending JPS63278349A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278349A (ja) |
-
1987
- 1987-05-11 JP JP11380287A patent/JPS63278349A/ja active Pending
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