JPS6327742B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマルチコンピユータバス結合装置のデ
ータ転送管理に係り、特に、データ転送状態の監
視に好適なマルチコンピユータバス結合装置に関
する。

第１図は従来この種のマルチコンピユータバス
結合装置の構成を示した図である。CM（データ
共有装置）１を有するCPU（中央処理装置）２が
ｎ個それぞれBUF（バツフア回路）３を介してデ
ータバスライン４及びアドレスバスライン５によ
り相互に結合されている。これらバスライン４，
５は更に、BUF３を介してUD（PI／Ｏ制御装置）
６を接続している。このUD６はPI／Ｏ（入出力
装置）７に接続され、このPI／Ｏ７はデータを
入出力するプロセスＡに接続されている。また、
前記アドレスバスライン５はBD（バス制御装置）
８を接続している。

前記CM１はPI／Ｏ７の情報及び各CPU２間の
リンケージ情報の全てを有している。また、
CPU２のプログラム実行は、このCM１を仮想
PI／Ｏもしくは仮想対リンケージCPUとみなし
て、バス結合のデータ転送とは独立に行なわれ
る。なお、各々のCM１はバス結合で同報通信を
行なうことにより、全て同一のメモリ内容を有し
ている。BUF３は単に信号の転送強化を図る駆
動回路であり、特別の機能を持つていない。UD
６はバス結合送受信回路とPI／Ｏ７のドライブ
機能を持つている。また、BD８は転送動作の中
心になるものであり、各々のCM１やUD６にア
ドレスを送出する。このアドレスは一定時間毎に
順次更新され、同期動作を繰返すものである。

今仮りにBD８がアドレスバス５に003を出力
すると、アドレス003で出力モードに指定されて
いるCM１がデータを出力する。仮りに、NO２
のCM１が出力モードに指定されておりデータを
出力した場合、他のCM１はアドレス003で受信
モードに指定されており、データを受信する。同
時に、UD６もデータを受信し、これをPI／Ｏ７
に転送する。アドレス003でのデータ転送が完了
するとBD８は次のアドレス004を出力する。ア
ドレスはPI／Ｏ７が実装されていないアドレス
を含め、CM１の全アドレス領域に対して出力さ
れる。

第２図は上記のような機能を果たすCM１の構
造を示す模式図である。CM１はDPM（デユアル
ポートメモリ）９とSEL（アドレス選択回路）１
０とから構成され、CPU２からのアクセスと
BUS（バス結合）へのデータ転送は独立に行な
う。このため、従来のCM１には、入出力装置７
（PI／Ｏ）の障害及び入出力装置７の未実装検出
が不可能となる欠点があつた。また、前記CPU
からのアクセスとバス結合のデータ転送を独立に
行なうということは、バスによつて転送したデー
タの有効性の検出及びCPU２への報告に不適当
であるという欠点があつた。

本発明の目的は、上記の欠点を解消し、CPU
毎にこのCPUが利用する入出力装置の未実装検
出、このCPUがリードラインするデータの有効
性判定及びその結果のCPUへの報告を行なうこ
とができるマルチコンピユータバス結合装置を提
供するにある。

本発明は、バス結合システムの信頼性は、障害
検出機能を各CPUに分散配置することにより、
システム全体として向上し得るという考え方及び
入出力装置の障害及び入出力装置の未実装はこの
入出力装置を利用しようとしたCPUだけの障害
として処理し、他のCPUへは影響を与えないと
いう考え方に基づき、各共有メモリ毎にステイタ
スメモリを設け、CPUが共有メモリをリードラ
イトした場合に前記ステイタスメモリの内容を共
有メモリの応答信号としてCPUへ返すことによ
り、CPUへ入出力装置の障害及び転送データの
有効性を報告するようにし、また、CPUから前
記ステイタスメモリの内容をリードできるように
して、入出力装置の実装、未実装状態をCPUが
検出できるようにしたものである。

以下本発明の一実施例を従来例と同部品は同符
号を用いて第３図乃至第７図により説明する。

第３図は本発明のマルチコンピユータバス結合
装置の一実施例を示した全体構成図である。CM
（データ共有装置）１を有するCPU（中央処理装
置）２が複数個BUF（バツフア回路）３を介して
アドレスバスライン５、データバスライン４及び
PI／Ｏ制御装置の応答線１１に接続されている。
これらアドレスバスライン５、データバスライン
４及びPI／Ｏ制御装置の応答線１１はBUF３を
介してUD（PI／Ｏ制御装置）６を接続している。
このUD６はPI／Ｏ（入出力装置）７に結合して
おり、このPI／Ｏ７はプロセスＡに信号線によ
り接続されている。また、アドレスバスライン５
はBD（バス制御装置）８に接続している。更に、
本実施例では、CM１にSM（ステイタスメモリ）
１２が設けられ、UD６にはSD（ステイタスドラ
イバ）１３が設けられている。

次に本実施例の動作について説明する。各々の
CPU２は入出力装置（PI／Ｏ７）の情報の全て
を持つCM１とPI／Ｏ７の実装、未実装情報の全
てを持つSM１２を持ち、CPU２のプログラム実
行はこのCM１及びSM１２を仮想PI／Ｏとみな
して、バス結合のデータ転送動作とは独立に行な
われる。なお、各々のCM１及びSM１２はバス
結合で同報通信を行なうことにより、全て同一の
メモリ内容となつている。また、BUF３は単に
信号の転送強化を図る駆動回路で特別の機能は持
たない。UD６はPI／Ｏのドライブ機能とPI／Ｏ
の実装、未実装情報をCM１に対して送出する
SD１３を有している。BD８は転送動作の中心と
なるものであり、各々のCM１及びUD６にアド
レス及びアドレスの確立信号を送出するものであ
る。アドレスは一定時間毎に順次更新され、周期
動作による送出を繰返すものである。

第４図はBD８の詳細を示すブロツク図であ
り、第５図はこのBD８の動作タイムチヤートを
示している。BD８は、ブロツク発振器８１、シ
フトレジスタ８２、カウンタ８３、バスアドレス
のバツフア８４から成る。クロツク発振器８１は
クロツクφ1をシフトレジスタ８２に送出する。
シフトレジスタ８２はクロツクφ1によつて動作
し、周期的にクロツクφ2及びアドレスの確立信
号BUS，（ONTROL，SIGNAL）を出力する。
カウンタ８３はクロツクφ2を受信する毎にカウ
ント値を順次更新し、このカウント値がバスアド
レスBUS，ADDRとなる。バスアドレスのバツ
フア８４は単に信号の転送強化を図る駆動回路で
あり、カウンタ８３の内容をCM１及びUD６に
出力する。

第６図はUD６の詳細を示すブロツク図であ
る。UD６は、SD１３、制御回路６１、バスアド
レスマルチプレクサ６２、PI／Ｏアドレスバツ
フア６３、データバツフア６４から成る。バスア
ドレスマルチプレクサ６２はBD８から出力され
たバスアドレスBUS，ADDRを解続し、もし本
BD８の制御すべきPI／Ｏのアドレスであつた場
合には、PI／Ｏアドレスバツフア６３を経て
PI／Ｏ７にPI／ＯアドレスPI／Ｏ，ADDR，
DATAを送出する。これと同時に制御回路６１
に対して本BD８が動作モードであることを知ら
せる。制御回路６１は、本BD８が動作モードと
なつた場合にPI／Ｏのリード動作かライト動作
かの判断を行ない、リード動作の場合にはPI／
Ｏ７からPI／Ｏデータをリードしてデータバツ
フア６４を経てCM１に対してバスデータBUS，
DATAを出力する。また、ライト動作の場合に
は、CM２から出力されたバスデータBUS，
CONTROL，SIGNALSをデータバツフア６４
を経てPI／Ｏ７に対しPI／Ｏ，DATAを出力す
る。なお、データバツフア６４は双方向のデータ
駆動回路である。

SD１３はリード動作又はライト動作における
PI／Ｏ７からの応答信号PI／Ｏ，STATUS，
SIGNALSを受信する。PI／Ｏ７から応答があれ
ばPI／Ｏが実装されていることを意味し、応答
がなければPI／Ｏが未実装であるか、又は、
PI／Ｏが障害を起こしたことを意味する。そこ
で、SD１３はPI／Ｏの応答信号を検出した時に
は、PI／Ｏ実装信号をCM１に対し出力し、PI／
Ｏが無応答の時にはPI／Ｏ未実装信号をCM１に
対して出力する。これりPI／Ｏ実装信号及び
PI／Ｏ未実装信号を第６図においてはBUS，
STAUS，SIGNALSとして示してある。また、
これらの情報の代りに他の情報を出力することも
可能である。

第７図はCM１の詳細を示すブロツク図であ
る。CM１は、制御回路２０，SM１２，バスス
テイタスシグナルズバツフア２１，データメモリ
２２，CPUステイタスシグナルズバツフア２３，
バスデータバツフア２４，CPUデータバツフア
２５，アドレスマルチプレクサ２６，バスアドレ
スバツフア２７，CPUアドレスバツフア２８，
ゲート２９から成る。

制御回路２０はCPU２及びBUF３からの制御
信号であるBUS，CONTROL，SIGNALS及び
CPU，CONTROL，SIGNALSを受付け、先着
優先に従つて本CM１のリードラインを行なう。
先ず、BUS結合側（BUF側）のデータ転送につ
いて説明する。制御回路２０はUD６から出力さ
れたバスアドレスを受信すると、アドレスマルチ
プレクサ２６によりアドレスを解続し、PI／Ｏ
７へのリード動作かライト動作かを判断する。
PI／Ｏ７へのリード動作の場合には、UD６から
出力されたバスデータをデータメモリ２２にライ
トすると同時に、UD６から送出されたPI／Ｏ実
装情報及びPI／Ｏ未実装情報をSM１２にライト
する。PI／Ｏ７へのライト動作の場合には、デ
ータメモリ２２よりリードしたデータである
BUS，DATAをバスデータバツフア２４を経て
UD６へ出力する。

次に、CPU側のデータ転送について説明する。
制御回路２０はCPU２から出力された制御信号
CPU，CONTROL，SIGNALSを受信すると、
PI／Ｏ実装、未実装情報のリードライトか、
PI／Ｏデータのリードライトかを判断する。
PI／Ｏ実装、未実装のリードライトの場合には、
CPUデータバツフア２５及びゲート２９を経て
SM１２をリードライトする。PI／Ｏデータのリ
ードライトの場合にはゲート２９は閉じており、
CPUデータバツフア２５を経てデータメモリ２
２をリードライトすると同時に、SM１２の内容
を本CM１の応答信号としてCPUステイタスシグ
ナルズバツフア２３を経てCPU，STATUS，
SIGNALSをCPU２へ出力する。

本実施例によれば、UD６に設けられたSD１３
がPI／Ｏ７の応答信号を検出した時はPI／Ｏ実
装信号をPI／Ｏ７が無応答の時にはPI／Ｏ未実
装信号をCM１に出力し、この出力された信号は
CM１に設けられたSM１２に記録させ、この記
録内容をCPU２がリードしてPI／Ｏ７の実装、
未実装状態を検出し得る効果がある。また、
CPU２がCM１にバスデータをリードライトする
際に、そのバスデータを前記CM１のSM１２に
記録させ、この記録内容をCPU２がリードして
データの有効性の判定及びCPU２への報告を行
ない得る効果がある。従つて、上記の諸効果によ
りマルチコンピユータバス結合装置の信頼性を向
上させる効果がある。

以上記述した如く本発明によれば、各CPUに
接続しているデータ共有装置に入出力装置の状態
又はCPU間を結合するバスによつて転送したデ
ータの有効性を記録するメモリを設けることによ
り、CPU毎にこのCPUが利用する入出力装置の
未実装検出、このCPUがリードライトするデー
タの有効性判定及びその結果のCPUへの報告を
行なうことができるマルチコンピユータバス結合
装置を提供することができる。

【図面の簡単な説明】

第１図は従来のマルチコンピユータバス結合装
置の構成例を示したブロツク図、第２図は第１図
で示したデータ共有装置の概略構成を示す説明
図、第３図は本発明のマルチコンピユータバス結
合装置の一実施例の全体構成を示すブロツク図、
第４図は第３図で示したバス制御装置の詳細例を
示したブロツク図、第５図は第４図に示したバス
制御装置の動作タイムチヤート図、第６図は第３
図に示したPI／Ｏ制御装置の詳細例を示したブ
ロツク図、第７図は第３図に示したデータ共有装
置の詳細例を示したブロツク図である。 １……CM（データ共有装置）、２……CPU（中
央処理装置）、４……データバスライン、５……
アドレスバスライン、６……UD（PI／Ｏ制御装
置）、７……PI／Ｏ（入出力装置）、８……BD（バ
ス制御装置）、１２……SM（ステイタスメモリ）、
１３……SD（ステイタスドライバ）。

Claims (1)

1. 【特許請求の範囲】 １ 複数の入出力装置と、この複数の入出力装置
   を制御する複数の入出力装置の制御装置と、この
   複数の入出力装置の制御装置に接続された共有バ
   スラインと、このバスラインに接続されバス上の
   データ転送を制御するバス制御装置と、このバス
   ラインに接続され前記の全入出力装置のデータを
   記録するメモリを有する複数のデータ共有装置
   と、このデータ共有装置に１対１で接続された中
   央処理装置とから成るマルチコンピユータバス結
   合装置において、前記入出力装置の状態を記録
   し、又は、前記バスラインによつて転送されたデ
   ータの有効性を記録するメモリと、該メモリの記
   録内容を前記中央処理装置によりリード又はライ
   トすることを可能とする該メモリの制御装置とを
   前記データ共有装置に設けたことを特徴とするマ
   ルチコンピユータバス結合装置。 ２ 前記入出力装置の制御装置に、入出力装置の
   状態を検出し、この状態情報を前記データ共有装
   置に送出する転送装置を設けたことを特徴とする
   特許請求の範囲第１項記載のマルチコンピユータ
   バス結合装置。