JPS6327059U - - Google Patents

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JPS6327059U
JPS6327059U JP12013786U JP12013786U JPS6327059U JP S6327059 U JPS6327059 U JP S6327059U JP 12013786 U JP12013786 U JP 12013786U JP 12013786 U JP12013786 U JP 12013786U JP S6327059 U JPS6327059 U JP S6327059U
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【図面の簡単な説明】
第1図は、この考案の一実施例を示す複合半導
体装置の内部回路の模式図、第2図は、上記複合
半導体装置の外観図であり、同図Aは、その平面
図、同図Bは、その側面図、第3図は、従来の複
合半導体装置の内部回路の模式図、第4図は、上
記複合半導体装置の外観図であり、同図Aは、そ
の平面図、同図Bは、その側面図である。 Q11〜Q1n,Q21〜Q2n……FET、
,S……ソース端子、G,G……ゲー
ト端子、S,S……共通ソース端子、D,
D……共通ドレイン端子、S11……中間ソー
ス端子、G11……中間ゲート端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第1および第2主端子と制御端子とを備えたス
    イツチング回路を少なくとも2組有し、この2組
    のスイツチング回路が1つのケース内に封入され
    、一方の第1主端子にケース内で接続され、ケー
    ス外部に導出される第1主端子補助外部端子、同
    じく前記制御端子にケース内で接続され、ケース
    外部に導出される外部制御端子をそれぞれ有する
    複合半導体装置において、一方の組のスイツチン
    グ回路の前記第1主端子と、この第1主端子に接
    続されてケース外部に導出される第1主端子補助
    外部端子との配線間に、もう1つの中間第1主端
    子補助外部端子、前記制御端子と、この制御端子
    に接続されてケース外部に導出される外部制御端
    子との配線間に、もう1つの中間外部制御端子と
    を備えたことを特徴とする複合半導体装置。
JP12013786U 1986-08-05 1986-08-05 Expired - Lifetime JPH0519960Y2 (ja)

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JP12013786U JPH0519960Y2 (ja) 1986-08-05 1986-08-05

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Publication Number Publication Date
JPS6327059U true JPS6327059U (ja) 1988-02-22
JPH0519960Y2 JPH0519960Y2 (ja) 1993-05-25

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ID=31008174

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JPH0519960Y2 (ja) 1993-05-25

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