JPH0519960Y2 - - Google Patents
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- Publication number
- JPH0519960Y2 JPH0519960Y2 JP12013786U JP12013786U JPH0519960Y2 JP H0519960 Y2 JPH0519960 Y2 JP H0519960Y2 JP 12013786 U JP12013786 U JP 12013786U JP 12013786 U JP12013786 U JP 12013786U JP H0519960 Y2 JPH0519960 Y2 JP H0519960Y2
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- JP
- Japan
- Prior art keywords
- terminal
- terminals
- case
- semiconductor device
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000002131 composite material Substances 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
この考案は、半導体装置に関し、特に同一構成
回路から成る２組のスイツチング回路が１つのケ
ース内に収納された複合半導体装置に関する。
回路から成る２組のスイツチング回路が１つのケ
ース内に収納された複合半導体装置に関する。
［従来の技術］
電界効果ランジスタ（以下、FETと略記する）
のスイツチング回路を有するこの種の複合半導体
装置の回路例を第３図に示す。
のスイツチング回路を有するこの種の複合半導体
装置の回路例を第３図に示す。
同図は、回路全体の模式図であり、一般的に
FETのゲートに接続される直列抵抗、または
FETの保護用ダイオード等は図示を省略してる。
FETのゲートに接続される直列抵抗、または
FETの保護用ダイオード等は図示を省略してる。
図において、ＡブロツクはFETQ11〜Q1oが並
列接続され、それぞれ共通ドレイン端子DI（第２
主端子）（以下、DI端子と略記する）、共通ソー
ス端子SI（第１主端子）（以下、SI端子と略記す
る）に接続されている。
列接続され、それぞれ共通ドレイン端子DI（第２
主端子）（以下、DI端子と略記する）、共通ソー
ス端子SI（第１主端子）（以下、SI端子と略記す
る）に接続されている。
上記FETQ11〜Q1oのオン・オフの制御信号は、
そのソースーゲート間に加えられ、このためS1ソ
ース端子（以下S1端子と略記する）、G1ゲート端
子（以下、G1と略記する）が第４図に示すよう
に図の右側の外部に導出される。
そのソースーゲート間に加えられ、このためS1ソ
ース端子（以下S1端子と略記する）、G1ゲート端
子（以下、G1と略記する）が第４図に示すよう
に図の右側の外部に導出される。
他方、Ｂブロツク図もFETQ21〜Q2oがＡブロ
ツクと同様に複数個並列に接続され、共通ドレイ
ン端子Ｄ（以下、Ｄ端子と略記する）、共通
ソース端子Ｓ（以下、Ｓ端子と略記する）を
備えている。
ツクと同様に複数個並列に接続され、共通ドレイ
ン端子Ｄ（以下、Ｄ端子と略記する）、共通
ソース端子Ｓ（以下、Ｓ端子と略記する）を
備えている。
また、上記FETQ21〜Q2oにオン・オフの制御
信号を加えるためのソース端子S2（以下、S2端子
と略記する）、ゲート端子G2（以下、G2端子と略
記する）は、第４図の右側下部から外部に導出さ
れる。
信号を加えるためのソース端子S2（以下、S2端子
と略記する）、ゲート端子G2（以下、G2端子と略
記する）は、第４図の右側下部から外部に導出さ
れる。
上記のように構成の半導体装置は、１つのケー
スＫ内に図示のような配置で収納されている。
スＫ内に図示のような配置で収納されている。
上記の複合半導体装置において、Ａブロツク、
Ｂブロツクをそれぞれ独立したスイツチング回路
として使用する場合には、Ａブロツクについては
DI，SI，G1，S1端子を使用し、Ｂブロツクにつ
いてはＤ，Ｓ，G2、S2端子を使用する。
Ｂブロツクをそれぞれ独立したスイツチング回路
として使用する場合には、Ａブロツクについては
DI，SI，G1，S1端子を使用し、Ｂブロツクにつ
いてはＤ，Ｓ，G2、S2端子を使用する。
DI，SI，Ｄ，Ｓ端子は、図示のように一
般に、ねじ端子であり、またS1，S2，G1，G2端
子は、外部に導出した部分にリード線を挿通して
半田付けできるように小孔を有する板状端子を用
いている。
般に、ねじ端子であり、またS1，S2，G1，G2端
子は、外部に導出した部分にリード線を挿通して
半田付けできるように小孔を有する板状端子を用
いている。
上記のＡブロツクのスイツチング回路とＢブロ
ツクのスイツチング回路を独立して使用する場合
のほか、それらのスイツチング回路を並列接続し
て使用する場合がある。
ツクのスイツチング回路を独立して使用する場合
のほか、それらのスイツチング回路を並列接続し
て使用する場合がある。
上記の場合には、DI端子とＤ端子の外部を
導体で接続し、同様にSI端子とＳ端子、G1端
子とG2端子、S1端子とS2端子をそれぞれ導体で
接続することによつて、ＡブロツクとＢブロツク
との完全な並列回路が構成される。
導体で接続し、同様にSI端子とＳ端子、G1端
子とG2端子、S1端子とS2端子をそれぞれ導体で
接続することによつて、ＡブロツクとＢブロツク
との完全な並列回路が構成される。
そして、それらDI，Ｄ端子、SI，Ｓ端子
は、主回路に接続され、またG1，G2端子、S1，
S2端子は、それぞれ図示を省略したオン・オフ制
御信号回路に接続される。
は、主回路に接続され、またG1，G2端子、S1，
S2端子は、それぞれ図示を省略したオン・オフ制
御信号回路に接続される。
ところで、上記のようなスイツチング回路を有
する複合半導体装置は、ターンオン・ターンオフ
するスイツチング速度が非常に速く、たとえば
300〜500KHzの帯域で使用されている。したがつ
てケース内のFETのチツプ上の各電極配線、図
示を略した保護回路等の配線には、高周波帯域で
の誤動作の発生、効率の低下等のないように配慮
がなされている。
する複合半導体装置は、ターンオン・ターンオフ
するスイツチング速度が非常に速く、たとえば
300〜500KHzの帯域で使用されている。したがつ
てケース内のFETのチツプ上の各電極配線、図
示を略した保護回路等の配線には、高周波帯域で
の誤動作の発生、効率の低下等のないように配慮
がなされている。
［考案が解決しようとする問題点］
従来の複合半導体装置は、第４図に示す端子配
列、特にS1端子およびG1端子の位置が右端上部
に配置されているので、Ａ，Ｂブロツクを独立し
て使用する場合は問題がないが、Ａ，Ｂブロツク
を並列接続して使用する場合には次のような問題
点がある。
列、特にS1端子およびG1端子の位置が右端上部
に配置されているので、Ａ，Ｂブロツクを独立し
て使用する場合は問題がないが、Ａ，Ｂブロツク
を並列接続して使用する場合には次のような問題
点がある。
すなわち、スイツチング周波数が高くなると、
配線の長さが影響し、配線の長さが長くなること
により浮遊インダクタンスが大きくなる。
配線の長さが影響し、配線の長さが長くなること
により浮遊インダクタンスが大きくなる。
かかる状態でS1，S2端子とG1，G2端子間に制
御信号を与えたとき、ＡブロツクのFETチツプ
までの信号線の長さと、Ｂブロツクまでの信号線
の長さが異なるために、Ａ，Ｂブロツクは並列接
続であるから通常その動作は、同一時間にオン・
オフする動作でなければならないのに、そのオ
ン・オフする動作に不均衡が生じる。
御信号を与えたとき、ＡブロツクのFETチツプ
までの信号線の長さと、Ｂブロツクまでの信号線
の長さが異なるために、Ａ，Ｂブロツクは並列接
続であるから通常その動作は、同一時間にオン・
オフする動作でなければならないのに、そのオ
ン・オフする動作に不均衡が生じる。
以上により、ＡブロツクとＢブロツクを並列接
続してソースードレイン間の電流容量の増大を計
つても設計地通りの電流が流せないという問題点
があつた。
続してソースードレイン間の電流容量の増大を計
つても設計地通りの電流が流せないという問題点
があつた。
［考案の目的］
この考案は、上記のような問題点を解決するた
めになされたもので、Ａ，Ｂブロツクを並列接続
して使用する場合に、そのオン・オフ動作に不均
衡が生じず、設計通りの電流が流せ、効率の良い
運転が可能な複合半導体装置を得ることを目的と
する。
めになされたもので、Ａ，Ｂブロツクを並列接続
して使用する場合に、そのオン・オフ動作に不均
衡が生じず、設計通りの電流が流せ、効率の良い
運転が可能な複合半導体装置を得ることを目的と
する。
［問題点を解決するための手段］
この考案の複合半導体装置は、１つのケース内
にＡブロツク、Ｂブロツクの少なくとも２組のス
イツチング回路を備えたものにおいて、スイツチ
ング信号を入力すための外部端子としてのソース
端子およびゲート端子を上記スイツチング回路に
対して通常設けてある１組の外に、さらにもう１
組、等距離になる位置に設けたものである。
にＡブロツク、Ｂブロツクの少なくとも２組のス
イツチング回路を備えたものにおいて、スイツチ
ング信号を入力すための外部端子としてのソース
端子およびゲート端子を上記スイツチング回路に
対して通常設けてある１組の外に、さらにもう１
組、等距離になる位置に設けたものである。
［作用］
この考案の複合半導体装置においては、スイツ
チング回路を動作させるためのスイツチング信号
を入力するもう１組の外部端子を、それぞれのス
イツチング回路に対して等距離になるような位置
に設けたので、それらのスイツチング回路を並列
運転するときにインダクタンスの不平衡が生じる
ことがなくなり、中間位置の外部端子にスイツチ
ング信号を入力すると、それぞれのスイツチング
回路は効率よく動作する。
チング回路を動作させるためのスイツチング信号
を入力するもう１組の外部端子を、それぞれのス
イツチング回路に対して等距離になるような位置
に設けたので、それらのスイツチング回路を並列
運転するときにインダクタンスの不平衡が生じる
ことがなくなり、中間位置の外部端子にスイツチ
ング信号を入力すると、それぞれのスイツチング
回路は効率よく動作する。
［実施例］
以下、この発明の一実施例を図について説明す
る。
る。
第１図に、この考案の複合半導体装置の回路の
模式図を示す。
模式図を示す。
なお、従来例を示す第３図と同様にFETのゲ
ートへの直列抵抗、保護用ダイオード等は図示を
省略してある。
ートへの直列抵抗、保護用ダイオード等は図示を
省略してある。
また、Ａブロツク、ＢブロツクともFETQ11〜
Q1o，FETQ21〜Q2oを有し、従来と同様に並列接
続されている。
Q1o，FETQ21〜Q2oを有し、従来と同様に並列接
続されている。
さらにDI，SI，S1，G1端子およびＤ，Ｓ，
S2，G2端子も従来と同様に配置されている。
S2，G2端子も従来と同様に配置されている。
しかるに、従来と異なる点は、ＡブロツクとＢ
ブロツクとの中間位置にもう１組の中間ソース端
子S11（以下、S11端子と略記する）、中間ゲート端
子G11（以下、G11端子と略記する）を外部端子と
して設けることである。
ブロツクとの中間位置にもう１組の中間ソース端
子S11（以下、S11端子と略記する）、中間ゲート端
子G11（以下、G11端子と略記する）を外部端子と
して設けることである。
これらのS11，G11端子は、ケースＫの内部で、
それぞれSI端子、G1端子と接続されている。
それぞれSI端子、G1端子と接続されている。
上記の構成によりＡブロツクにおけるFETQ11
〜Q1oのチツプからS11，G11端子までに至る距離
と、ＢブロツクにおけるFETQ21〜Q2oのチツプ
からS2，G2端子までに至る距離が等しくなる。
〜Q1oのチツプからS11，G11端子までに至る距離
と、ＢブロツクにおけるFETQ21〜Q2oのチツプ
からS2，G2端子までに至る距離が等しくなる。
したがつてＡ，Ｂブロツクを並列接続して使用
する場合には、DI，Ｄ端子、SI，Ｓ端子を
それぞれ導体で接続し、スイツチング信号入力用
の端子であるS11，S2端子とG11，G2端子までの
配線が等しい長さになるように接続すれば、この
複合半導体装置の信号回路の配線長がＡ，Ｂブロ
ツクで異なるようなことがなくなる。
する場合には、DI，Ｄ端子、SI，Ｓ端子を
それぞれ導体で接続し、スイツチング信号入力用
の端子であるS11，S2端子とG11，G2端子までの
配線が等しい長さになるように接続すれば、この
複合半導体装置の信号回路の配線長がＡ，Ｂブロ
ツクで異なるようなことがなくなる。
なお、Ａ，Ｂブロツクを独立したスイツチング
回路として使用する場合には、従来と同様に組立
配線の容易なS1，G1端子を使用すれば良い。
回路として使用する場合には、従来と同様に組立
配線の容易なS1，G1端子を使用すれば良い。
［考案の効果］
以上のようにこの考案によれば、１つのケース
内に少なくとも２組のスイツチング回路を備えた
複合半導体装置において、スイツチング信号を入
力するための外部端子としてのソース端子および
ゲート端子を、さらに１組設けたので、２組のス
イツチング回路を並列接続して並列運転する場合
にも配線長を等しくすることができ、インダウタ
ンスの不平衡が生じることがなくなり、設計通り
の電流が流せ、効率の良い運転が可能となるなど
の効果を奏する。
内に少なくとも２組のスイツチング回路を備えた
複合半導体装置において、スイツチング信号を入
力するための外部端子としてのソース端子および
ゲート端子を、さらに１組設けたので、２組のス
イツチング回路を並列接続して並列運転する場合
にも配線長を等しくすることができ、インダウタ
ンスの不平衡が生じることがなくなり、設計通り
の電流が流せ、効率の良い運転が可能となるなど
の効果を奏する。
第１図は、この考案の一実施例を示す複合半導
体装置の内部回路の模式図、第２図は、上記複合
半導体装置の外観図であり、同図Ａは、その平面
図、同図Ｂは、その側面図、第３図は、従来の複
合半導体装置の内部回路の模式図、第４図は、上
記複合半導体装置の外観図であり、同図Ａは、そ
の平面図、同図Ｂは、その側面図である。 Q11〜Q1o，Q21〜Q2o……FET，S1，S2……ソ
ース端子、G1，G2……ゲート端子、SI，Ｓ…
…共通ソース端子、DI，Ｄ……共通ドレイン
端子、S11……中間ソース端子、G11中間ゲート端
子。
体装置の内部回路の模式図、第２図は、上記複合
半導体装置の外観図であり、同図Ａは、その平面
図、同図Ｂは、その側面図、第３図は、従来の複
合半導体装置の内部回路の模式図、第４図は、上
記複合半導体装置の外観図であり、同図Ａは、そ
の平面図、同図Ｂは、その側面図である。 Q11〜Q1o，Q21〜Q2o……FET，S1，S2……ソ
ース端子、G1，G2……ゲート端子、SI，Ｓ…
…共通ソース端子、DI，Ｄ……共通ドレイン
端子、S11……中間ソース端子、G11中間ゲート端
子。
Claims (1)
- 第１および第２主端子と制御端子とを備えたス
イツチング回路を少なくとも２組有し、この２組
のスイツチング回路が１つのケース内に封入さ
れ、一方の第１主端子にケース内で接続され、ケ
ース外部に導出される第１主端子補助外部端子、
同じく前記制御端子にケース内で接続され、ケー
ス外部に導出される外部制御端子をそれぞれ有す
る複合半導体装置において、一方の組のスイツチ
ング回路の前記第１主端子と、この第１主端子に
接続されてケース外部に導出される第１主端子補
助外部端子との配線間に、もう１つの中間第１主
端子補助外部端子、前記制御端子と、この制御端
子に接続されてケース外部に導出される外部制御
端子との配線間に、もう１つの中間外部制御端子
とを備えたことを特徴とする複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12013786U JPH0519960Y2 (ja) | 1986-08-05 | 1986-08-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12013786U JPH0519960Y2 (ja) | 1986-08-05 | 1986-08-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327059U JPS6327059U (ja) | 1988-02-22 |
| JPH0519960Y2 true JPH0519960Y2 (ja) | 1993-05-25 |
Family
ID=31008174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12013786U Expired - Lifetime JPH0519960Y2 (ja) | 1986-08-05 | 1986-08-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519960Y2 (ja) |
-
1986
- 1986-08-05 JP JP12013786U patent/JPH0519960Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327059U (ja) | 1988-02-22 |
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