JP4367729B2 - 半導体モジュール - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のMOS(Metal Oxide Semiconductor)FET(Field Effect Transistor)を含む半導体モジュールに関する。
【0002】
【従来の技術】
例えば、スイッチング電源、インバータ装置またはコンバータ装置等においては、電力変換部を、複数のパワーMOSFETを並列接続して構成することがある。MOSFETは導通時に正の温度係数を持つ抵抗として動作するから、並列接続して用いるのに適している。MOSFETを並列接続した場合、電流が1つのMOSFETに集中して流れると、MOSFETの持つ正の温度係数により、オン抵抗が増大し、電流を制限するような働きが生じる。結果として、MOSFETのそれぞれに流れる電流が均一化される。
【0003】
複数のMOSFETを含む半導体モジュールは、そのような並列接続回路を構成する場合に、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用である。
【0004】
ところが、MOSFETは、高周波での利得が高く、しかも、ゲートとドレインとの間に寄生容量が存在する。このため、並列接続した場合、ターンオンまたはターンオフ時に、寄生容量に起因する高周波の発振が生じ、MOSFETが破壊したり、あるいは、ノイズを発生することがある。その対策として、各ゲートに対して、個別的に、直列抵抗または直列インダクタ等を挿入することが有効である。
【0005】
しかし、この種の半導体モジュールは、例えば、特開平1ー239963号公報に開示されているように、複数のMOSFETを封止部材の中に埋設すると共に、複数のMOSFETのゲートを、封止部材の中で共通に接続し、封止部材の外部に設けられた1つのゲート接続端子に接続する構造を採用しているため、各ゲートに対して、個別的に、直列抵抗または直列インダクタ等を挿入することはできない。上記公知文献は、各ゲートを独立して設けられたゲート接続端子に個別的に接続するゲート接続端子構造を開示しているが、このゲート接続端子構造は、複数のMOSFETの各ゲートに対して、異なるパルス幅の制御信号を入力するために採用されているものであって、寄生発振防止の目的で、各ゲート接続端子に対して、個別的に、直列抵抗または直列インダクタ等を挿入することは意図していない。
【0006】
また、上記公知文献に記載されているように、従来は、複数備えられたMOSFETのソースを共通に接続し、共通に接続されたソースを、1つのソース接続端子に接続してある。この構造は、ソース接続端子を、ゲート接続端子とともにゲート電圧を供給する端子、及び、ドレインとソースとの間に流れる主電流を通す端子としても利用することを前提としたものである。このため、ゲート電圧がソース接続端子とソースとの間の導体パターンによる電圧降下の影響を受けて変動してしまうという問題を生じる。
【0007】
【発明が解決しようとする課題】
本発明の課題は、1パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールを提供することである。
【0008】
本発明のもう1つの課題は、電流容量の大きな半導体モジュールを提供することである。
【0009】
本発明の更にもう1つの課題は、寄生容量に起因する発振を防止するための回路を簡単に付加し得る半導体モジュールを提供することである。
【0010】
本発明の更にもう1つの課題は、寄生容量に起因する発振を防止するための回路を、複数備えられるMOSFETのゲート毎に、個別に調整し得る半導体モジュールを提供することである。
【0011】
本発明の更にもう1つの課題は、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを提供することである。
【0012】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る半導体モジュールは、パッケージ部材と、複数のMOSFETとを含む。前記パッケージ部材は、外部に、ドレイン接続端子と、複数の独立するゲート接続端子と、第1のソース接続端子と、第2のソース接続端子とを備える。
【0013】
前記複数のMOSFETは、前記パッケージ部材の内部に収納されている。前記複数のMOSFETのゲートは、前記ゲート接続端子のそれぞれに個別的に接続されている。ドレインは、前記ドレイン接続端子に共通に接続されている。ソースは、第1の回路を通して前記第1のソース接続端子に共通に接続され、第2の回路を通して前記第2のソース接続端子に接続されている。
【0014】
上述したように、本発明に係る半導体モジュールでは、複数のMOSFETがパッケージ部材の内部に収納されているから、1パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールが得られる。
【0015】
複数のMOSFETのドレインは、ドレイン接続端子に共通に接続されており、ソースはソース接続端子に共通に接続されている。従って、複数のMOSFETを並列接続した電流容量の大きな半導体モジュールを得ることができる。
【0016】
複数のMOSFETのゲートは、ゲート接続端子のそれぞれに個別的に接続されている。従って、複数のMOSFETのゲートを接続したゲート接続端子のそれぞれに対して、抵抗またはインダクタ等の制動素子を外付けすることにより、寄生容量発振を防止するための回路を簡単に付加し得る。
【0017】
しかも、複数のMOSFETのゲートを接続したゲート接続端子のそれぞれに対して接続される抵抗またはインダクタ等の制動素子を、個別的に調整もしくは選択することができるので、個々のMOSFETに最適な制動素子を外付けすることができる。
【0018】
ソースは、第1の回路を通して第1のソース接続端子に共通に接続され、第2の回路を通して第2のソース接続端子に接続されている。従って、第1の回路及び第1のソース接続端子を、主電流を流す回路部分として利用し、第2の回路及び第2のソース接続端子を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【0019】
本発明の他の目的、構成及び効果については、添付図面を参照し、更に具体的に説明する。図は単なる例示に過ぎない。
【0020】
【発明の実施の形態】
図1は本発明に係る半導体モジュールのブロック図である。図示された半導体モジュールは、パッケージ部材1と、個数nのMOSFET(以下FETと称する)31〜3nとを含む。FET31〜3nの個数nは任意である。通常は2〜4個である。パッケージ部材1は、外部に、ドレイン接続端子D1と、複数の独立するゲート接続端子G1〜Gnと、第1のソース接続端子S1と、第2のソース接続端子S2とを備える。パッケージ部材1は、通常は、適当な絶縁性合成樹脂材料を用いて、任意の形状に成形されている。ドレイン接続端子D1、ゲート接続端子G1〜Gn、第1のソース接続端子S1、及び、第2のソース接続端子S2は、一般的なピン状端子によって構成され、樹脂モールド等の手段によって、パッケージ部材1と一体化される。
【0021】
FET31〜3nは、パッケージ部材1の内部に収納されている。FET31〜3nの機械的配置は任意でよい。相互的な干渉や、動作特性の劣化等を招かないようにして、できるだけ小型化できる形状に配置する。FET31〜3nのゲートGは、ゲート接続端子G1〜Gnのそれぞれに個別的に接続されている。ゲート接続端子G1〜Gnは、後で説明するように、制動回路接続用端子を構成する。ゲート接続端子G1〜Gnは、図示では、パッケージ部材1の同一辺に間隔を隔てて配置されているが、その配置に限定はない。ゲートGからゲート接続端子G1〜Gnに至る回路は導体によって構成できる。
【0022】
ドレインDは、ドレイン接続端子D1に共通に接続されている。ドレイン接続端子D1の配置位置に関しても、特に限定はない。この実施例では、単に図面の作成上の都合から、パッケージ部材1の上辺(図において)に対置した例を示している。ドレインDからドレイン接続端子D1に至る回路も導体によって構成できる。
【0023】
ソースSは、第1の回路5、7を通して、第1のソース接続端子S1に共通に接続され、第2の回路91〜9n、11を通して、第2のソース接続端子S2に接続されている。第1のソース接続端子S1は、ソースS及びドレインDの間を流れる電流のための主電流回路に含まれる。第2のソース接続端子S2は、ゲート接続端子G1〜G1のいずれかと共に、ゲート電圧供給端子を構成する。
【0024】
第1のソース接続端子S1の配置位置は任意である。この例では、ドレイン接続端子D1の備えられた上辺と対向する下辺(図において)に備えられた例を示している。また、図示実施例において、第1の回路5、7はFET31〜3nのソースSを共通に接続する回路5と、この回路5を第1のソース接続端子S1に導く1つの回路7とを含む。第2の回路91〜9n、11はソースSから導かれたn個の回路91〜9nと、これらの回路91〜9nを共通に接続し、第2のソース接続端子S2に導く回路11とを含んでいる。これらの回路5、7、91〜9n、11は導体によって構成することができる。
【0025】
上述した半導体モジュールでは、FET31〜3nがパッケージ部材1の内部に収納されているから、1パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールが得られる。
【0026】
FET31〜3nのソースSは、第1の回路5、7を通して第1のソース接続端子S1に共通に接続され、第2の回路91〜9n、11を通して第2のソース接続端子S2に接続されている。従って、第1の回路5、7及び第1のソース接続端子S1を、主電流を流す回路部分として利用し、第2の回路91〜9n、11及び第2のソース接続端子S2を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインDとソースSとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【0027】
FET31〜3nのドレインDは、ドレイン接続端子D1に共通に接続されており、ソースSはソース接続端子に共通に接続されている。従って、FET31〜3nを並列接続した電流容量の大きな半導体モジュールを得ることができる。
【0028】
図2は本発明に係る半導体モジュールの他の実施例を示すブロック図である。この実施例は、第1のスイッチ回路〜第4のスイッチ回路をブリッジ接続した半導体モジュールの例を示している。第1のスイッチ回路はFET31及びFET32を並列接続して構成され、第2のスイッチ回路はFET33及びFET34を並列接続して構成され、第3のスイッチ回路はFET35及びFET36を並列接続して構成され、第4のスイッチ回路はFET37、38を並列接続して構成されている。
【0029】
FET31〜38のゲートGは、ゲート接続端子G1〜G8のそれぞれに個別的に接続されている。ゲート接続端子G1〜G8は、制動回路接続用端子を構成する。ゲート接続端子G1〜G8の配置に限定はない。ゲートGからゲート接続端子G1〜G8に至る回路は導体によって構成できる。
【0030】
FET31〜34のドレインは、ドレイン接続端子D1に共通に接続されている。ドレイン接続端子D1の配置位置に関しても、特に限定はない。FET31、32のソースは第2の回路91、92、111により共通に接続され、第2のソース接続端子S21に導かれている。同様に、FET33、34のソースは第2の回路93、94、112により共通に接続され、第2のソース接続端子S22に接続されている。
【0031】
FET35、36のドレインは、FET31、32のソースに接続され、接続点が第1の回路71を通して、出力端子Vに接続されている。出力端子Vは、パッケージ部材1の外部に配置されている。FET37、38のドレインは、FET33、34のソースに接続され、接続点が第1の回路72を介して、スイッチ出力端子Uに接続されている。スイッチ出力端子U、Vは、第1のソース接続端子としても機能するものであって、パッケージ部材1の外部に配置され、例えば、トランス巻線等に接続される。
【0032】
FET35、36のソースは、第2の回路95、96、113を通して共通に接続され、更に第2のソース接続端子S23に接続されている。FET37、38のソースは、第2の回路97、98、114を通して共通に接続され、第2のソース接続端子S24に接続されている。FET35〜38のソースは、さらに、第1の回路73を通して、第1のソース接続端子S1に共通に接続されている。
【0033】
第1のソース接続端子S1、出力接続端子U、V及び、ドレイン接続端子D1は、FET31〜38のソース及びドレインの間を流れる電流のための主電流回路に含まれる。第2のソース接続端子S21〜S24は、ゲート接続端子G1〜G8のいずれかと共に、ゲート電圧供給端子を構成する。
【0034】
ゲート接続端子G1〜G8、ドレイン接続端子D1、第1のソース接続端子S1、出力接続端子U、V、及び第2のソース接続端子S21〜S24の配置位置は任意である。回路71〜73、91〜98、111〜114は導体によって構成することができる。
【0035】
図2に示した半導体モジュールでも、FET31〜38がパッケージ部材1の内部に収納されているから、1パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールが得られる。
【0036】
FET31〜34のソースは、第1の回路71、72を通して出力端子U、Vにそれぞれ接続され、第2の回路91〜94、111、112を通して第2のソース接続端子S21、S22に、それぞれ接続されている。従って、出力端子U、Vを、主電流を流す回路部分として利用し、第2のソース接続端子S21、S22を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【0037】
FET35〜38のソースは、第1の回路73を通して第1のソース接続端子S1に共通に接続され、第2の回路95〜98、113、114を通して第2のソース接続端子S23、S24にそれぞれ接続されている。従って、第1のソース接続端子S1を、主電流を流す回路部分として利用し、第2のソース接続端子S23、S24を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【0038】
また、第1のスイッチ回路〜第4のスイッチ回路は、FET(31、32)〜(37、38)を並列接続して構成されているので、電流容量の大きな半導体モジュールを得ることができる。
【0039】
図3は本発明に係る半導体装置の構成を示す図である。図示された半導体装置は、図1に示した半導体モジュール13と、制動回路15とを含んでいる。制動回路15はn個の抵抗R1〜Rnを含んでいる。抵抗R1〜Rnのそれぞれは、一端がゲート接続端子G1〜Gnのそれぞれに個別的に接続され、他端が共通に接続されている。
【0040】
図4は本発明に係る半導体装置の別の例を示す図である。図3に現れた構成部分と同一の構成部分については同一の参照符号を付してある。この実施例の特徴は、制動回路15がn個のインダクタL1〜Lnで構成されていることである。
【0041】
既に述べたように、本発明に係る半導体モジュール13において、FET31〜3nのゲートGは、ゲート接続端子G1〜Gnのそれぞれに個別的に接続されている。従って、ゲート接続端子G1〜Gnのそれぞれに対して、図3、4に示す如く、抵抗R1〜RnまたはインダクタL1〜Ln等の制動素子を外付けすることにより、寄生容量発振を防止するための回路を簡単に付加し得る。
【0042】
しかも、ゲート接続端子G1〜Gnのそれぞれに対して接続される抵抗R1〜RnまたはインダクタL1〜Ln等の制動素子を、個別的に調整もしくは選択することができるので、個々のFET31〜3nに最適な制動素子を外付けすることができる。
【0043】
図示は省略するが、図2に示した半導体モジュールも、ゲート接続端子G1〜G8に抵抗またはインダクタ等の制動素子を外付けすることにより、寄生容量発振を防止するための回路を簡単に付加し得る。
【0044】
【発明の効果】
以上述べたように、本発明によれば、次のような効果を得ることができる。
(a)1パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールを提供することができる。
(b)電流容量の大きな半導体モジュールを提供することができる。
(c)寄生容量発振を防止するための回路を簡単に付加し得る半導体モジュールを提供することができる。
(d)寄生容量に起因する発振を防止するための回路を、複数備えられるMOSFETのゲート毎に、個別に調整しまたは選択し得る半導体モジュールを提供することができる。
(e)ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを提供することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体モジュールのブロック図である。
【図2】本発明に係る半導体モジュールの別の実施例を示すブロック図である。
【図3】本発明に係る半導体モジュールの使用態様を示す図である。
【図4】本発明に係る半導体モジュールの別の使用態様を示す図である。
【符号の説明】
1 パッケージ部材
31〜3n MOSFET
G1〜Gn ゲート接続端子
D1 ドレイン接続端子
S1 第1のソース接続端子
S2 第2のソース接続端子
13 半導体モジュール
15 制動回路
R1〜Rn 抵抗
L1〜Ln インダクタ
Claims (5)
- 複数のMOSFETをパッケージ部材の内部に収納してなる半導体モジュールであって、
前記パッケージ部材には、ドレイン接続端子と、独立した複数のゲート接続端子と、前記複数のMOSFETの各々のソースとドレインの間に主電流を流すための第1のソース接続端子と、ゲート電圧供給用の第2のソース接続端子とが備えられており、
前記複数のMOSFETの各ゲートは、前記複数のゲート接続端子の1つに個別的に接続され、
前記複数のMOSFETの各ドレインは、前記ドレイン接続端子に共通に接続され、
前記複数のMOSFETの各ソースは、それぞれ、前記第1及び第2のソース接続端子に共通に接続されている、
半導体モジュール。 - 請求項1に記載された半導体モジュールであって、
前記ゲート接続端子は、制動回路接続用端子を構成する
半導体モジュール。 - 半導体モジュールと、制動回路とを含む半導体装置であって、
前記半導体モジュールは、請求項2に記載されたものでなり、
前記制動回路は、前記ゲート接続端子数に対応した制動素子を含み、前記制動素子のそれぞれは、一端が前記ゲート接続端子に個別的に接続され、他端が共通に接続されている半導体装置。 - 請求項3に記載された半導体装置であって、
前記制動素子は、抵抗を含む
半導体装置。 - 請求項3に記載された半導体装置であって、
前記制動素子は、インダクタンスを含む
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6027899A JP4367729B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体モジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6027899A JP4367729B2 (ja) | 1999-03-08 | 1999-03-08 | 半導体モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000260941A JP2000260941A (ja) | 2000-09-22 |
JP4367729B2 true JP4367729B2 (ja) | 2009-11-18 |
Family
ID=13137529
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4367729B2 (ja) |
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1999
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---|---|
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051017 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090617 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090728 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090819 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090820 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
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