JPS63266867A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPS63266867A JPS63266867A JP62099733A JP9973387A JPS63266867A JP S63266867 A JPS63266867 A JP S63266867A JP 62099733 A JP62099733 A JP 62099733A JP 9973387 A JP9973387 A JP 9973387A JP S63266867 A JPS63266867 A JP S63266867A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、固体撮像装置に関するものである。
半導体装積回路装置として、水平読出(TSL:Tra
nsversal Signal Line)方式のM
OS型固体撮像装置が知られている。この固体撮像装置
の受光部の固体撮像素子は、水平スイッチMO8型電界
効果トランジスタ(以下MO8と称す)、垂直ス素子)
の夫々を直列に接続して構成されている。
nsversal Signal Line)方式のM
OS型固体撮像装置が知られている。この固体撮像装置
の受光部の固体撮像素子は、水平スイッチMO8型電界
効果トランジスタ(以下MO8と称す)、垂直ス素子)
の夫々を直列に接続して構成されている。
水平スイッチMO8は、列方向に延在する水平走査線を
介在させ、水平走査用シフトレジスタ部(水平走査回路
)で制御される。垂直スイッチMO8は、水平走査線と
交差する行方向に延在する垂直走査線を介在させ、垂直
走査用シフトレジスタ部(垂直走査回路)で制御される
。水平スイッチMO8のドレイン領域には、垂直走査線
と同一行方向に延在する出力信号線が接続されている。
介在させ、水平走査用シフトレジスタ部(水平走査回路
)で制御される。垂直スイッチMO8は、水平走査線と
交差する行方向に延在する垂直走査線を介在させ、垂直
走査用シフトレジスタ部(垂直走査回路)で制御される
。水平スイッチMO8のドレイン領域には、垂直走査線
と同一行方向に延在する出力信号線が接続されている。
出力信号線は、出力回路(続出回路)、水平帰線期間リ
セット部の夫々に接続されている。水平帰線期間リセッ
ト部は、水平帰線期間内に出力信号線に蓄えられた偽信
号をリセットするように構成されている。また出力信号
線は水平走査期間内にホトダイオードの読み出し毎に高
速にリセットされている。つまり、このTSL方式の固
体撮像装置は、スミアを低減して高画質を得ることがで
きる特徴がある。
セット部の夫々に接続されている。水平帰線期間リセッ
ト部は、水平帰線期間内に出力信号線に蓄えられた偽信
号をリセットするように構成されている。また出力信号
線は水平走査期間内にホトダイオードの読み出し毎に高
速にリセットされている。つまり、このTSL方式の固
体撮像装置は、スミアを低減して高画質を得ることがで
きる特徴がある。
一方、従来、各列共通に設けられている水平スインチM
O8に代えて、前述のように、TSL方式の固体撮像装
置は、セル(画素)毎にそれに比べて小さな水平スイッ
チMO8を設けている。この固体撮像装置は、水平スイ
ッチMO8のスイッチング時に発生するスパイク雑音の
ばらつきによる固定雑音を低減できる特徴がある。
O8に代えて、前述のように、TSL方式の固体撮像装
置は、セル(画素)毎にそれに比べて小さな水平スイッ
チMO8を設けている。この固体撮像装置は、水平スイ
ッチMO8のスイッチング時に発生するスパイク雑音の
ばらつきによる固定雑音を低減できる特徴がある。
なお、TSL方式の固体撮像装置については、例えば、
映像情報(1)、1986年5月号、P19〜p24に
記載されている。
映像情報(1)、1986年5月号、P19〜p24に
記載されている。
本発明の目的は、寄生効果の小さい固体撮像装置を提供
することにある。
することにある。
本発明の他の目的は、製造工程数を少なくできる固体撮
像装置を提供することにある。
像装置を提供することにある。
本発明の他の目的は、高集積度が可能な固体撮像装置を
提供することにある。
提供することにある。
本発明の他の目的は、フォトマスクの使用枚数を減らす
ことのできる固体撮像装置を提供することにある。
ことのできる固体撮像装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なもの第1
図、第3図、第5図の概要を簡単に説明すれば、下記の
とおりである。
図、第3図、第5図の概要を簡単に説明すれば、下記の
とおりである。
フォトダイオードPDからの光電変換信号出力を出力回
路OUTに引き出すための出力信号線H82は第2AQ
MAQ2で形成される。
路OUTに引き出すための出力信号線H82は第2AQ
MAQ2で形成される。
上述した手段によれば、出力信号線H8と多結晶SiM
P−8iで形成された走査線VLとの間には2つの層間
絶縁層IA、IBがあるので、両者の間の寄生容量が低
減され、走査信号VLによる雑音が微小な光電変換信号
に静電誘導により重畳される程度を小さくできる。
P−8iで形成された走査線VLとの間には2つの層間
絶縁層IA、IBがあるので、両者の間の寄生容量が低
減され、走査信号VLによる雑音が微小な光電変換信号
に静電誘導により重畳される程度を小さくできる。
以下、本発明の構成について、TSL方式のMOS型固
体撮像装置に本発明を適用した一実施例とともに説明す
る。
体撮像装置に本発明を適用した一実施例とともに説明す
る。
なお、実施例を説明するための全回において、同−機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の実施例であるTSL方式の固体撮像装置を第1
図(概略構成図)及び第2図(等価回路図)で示す。
図(概略構成図)及び第2図(等価回路図)で示す。
第1図に示すように、TSL方式の固体撮像装置(固体
撮像チップ)CHIは、中央部にセル(画素)を行列状
に複数配置したフォトダイオードアレイARRが構成さ
れている。
撮像チップ)CHIは、中央部にセル(画素)を行列状
に複数配置したフォトダイオードアレイARRが構成さ
れている。
フォトダイオードアレイARRは、受光部SAとオプチ
カルブラック部OBとで構成されている。
カルブラック部OBとで構成されている。
受光部SAは、光学レンズを通して入射された光信号を
電荷に変換して蓄積できるように構成されている。オプ
チカルブラック部OBは、暗電流成分によるノイズを補
正するための基準値(光学的黒レベル)を形成するよう
に構成されている。
電荷に変換して蓄積できるように構成されている。オプ
チカルブラック部OBは、暗電流成分によるノイズを補
正するための基準値(光学的黒レベル)を形成するよう
に構成されている。
フォトダイオードアレイARRの右側の周辺には、水平
帰線期間リセット部RES、インタレース走査制御部I
NT、垂直走査用シフトレジスタ7一 部(垂直走査用回路)Vregが設けられている。下側
周辺には、水平走査用シフトレジスタ部(水平走査用回
路)Hreg、左側には、出力回路(読出回路)OUT
が設けられている。
帰線期間リセット部RES、インタレース走査制御部I
NT、垂直走査用シフトレジスタ7一 部(垂直走査用回路)Vregが設けられている。下側
周辺には、水平走査用シフトレジスタ部(水平走査用回
路)Hreg、左側には、出力回路(読出回路)OUT
が設けられている。
第2図に示すように、前記フォトダイオードアレイAR
Rの受光部SAは、垂直走査線VLI。
Rの受光部SAは、垂直走査線VLI。
VL2.−・・、水平走査線HLI、HL2.−・・、
出力信号線H8I、H82,・・・の夫々の交差部に配
置されている。垂直走査線VLは、行方向に延在し、列
方向に複数本配置されている。水平走査線HLは、列方
向に延在し、行方向に複数本配置されている。出力信号
線H8は、垂直走査線VLと同一の行方向に延在し、列
方向に複数本配置されている。
出力信号線H8I、H82,・・・の夫々の交差部に配
置されている。垂直走査線VLは、行方向に延在し、列
方向に複数本配置されている。水平走査線HLは、列方
向に延在し、行方向に複数本配置されている。出力信号
線H8は、垂直走査線VLと同一の行方向に延在し、列
方向に複数本配置されている。
前記画素は、フォトダイオードPDの光電変換出力をア
クセス(呼び出す)するための水平スイッチMOS Q
h及び垂直スイッチMO8Qv(Qvl、Qv2)、
光電変換素子(フォトダイオード)PD(PDI、PD
2)で構成されている。水平スイッチMO8Qhの一方
の半導体領域と垂直スイッチM OS Q vの他方の
半導体領域は接続されており、両者は直列に接続されて
いる。光電変換素子PDIは、垂直スイッチM OS
Q v 1の他方の半導体領域に接続され、光電変換素
子PD2は、垂直スイッチM OS Q v 2の一方
の半導体領域に接続されている。
クセス(呼び出す)するための水平スイッチMOS Q
h及び垂直スイッチMO8Qv(Qvl、Qv2)、
光電変換素子(フォトダイオード)PD(PDI、PD
2)で構成されている。水平スイッチMO8Qhの一方
の半導体領域と垂直スイッチM OS Q vの他方の
半導体領域は接続されており、両者は直列に接続されて
いる。光電変換素子PDIは、垂直スイッチM OS
Q v 1の他方の半導体領域に接続され、光電変換素
子PD2は、垂直スイッチM OS Q v 2の一方
の半導体領域に接続されている。
列方向に配置された複数の固体撮像素子の水平スイッチ
MO8Qhのゲート電極は、1本の水平走査線HLに接
続されている。水平走査線HLは、水平走査用シフトレ
ジスタ部Hregに接続されている。水平走査用シフト
レジスタ部Hregは、入力信号Hjn及びクロック信
号φh工、φh2によって、行方向に配置される複数の
水平走査線HLを順次走査し、行方向の画素を選択する
ように構成されている。
MO8Qhのゲート電極は、1本の水平走査線HLに接
続されている。水平走査線HLは、水平走査用シフトレ
ジスタ部Hregに接続されている。水平走査用シフト
レジスタ部Hregは、入力信号Hjn及びクロック信
号φh工、φh2によって、行方向に配置される複数の
水平走査線HLを順次走査し、行方向の画素を選択する
ように構成されている。
行方向に配置された複数の画素の垂直スイッチM OS
Q vのゲート電極は、1本の垂直走査線VLに接続
されている。垂直走査線VLの一端は、インタレース走
査制御部INTを介在させて垂直走査用シフトレジスタ
部Vregに接続されている。
Q vのゲート電極は、1本の垂直走査線VLに接続
されている。垂直走査線VLの一端は、インタレース走
査制御部INTを介在させて垂直走査用シフトレジスタ
部Vregに接続されている。
垂直走査用シフトレジスタ部V regは、入力信号v
in及びクロック信号φV工、φv2によって、列方向
に配置される複数の垂直走査線VLを順次走査するため
の選択信号R1,R2,・・・をインタレース走査制御
部INTに出力するように構成されている。
in及びクロック信号φV工、φv2によって、列方向
に配置される複数の垂直走査線VLを順次走査するため
の選択信号R1,R2,・・・をインタレース走査制御
部INTに出力するように構成されている。
インタレース走査制御部INTは、フィールド選択信号
Fe又はFOでスイッチM OS Q F e又はQF
oを制御し、選択信号Rを伝達する駆動用MO8Qdを
選択するように構成されている。駆動用MO8Qdは、
ゲート電極と一方の半導体領域(垂直走査線VL)との
間に昇圧コンデンサが設けられている。駆動用MO8Q
dの他方の半導体領域には、垂直走査信号φ3又はφ4
が印加されている。つまり、垂直走査信号φ3又はφ4
は、選択信号Rに基づき、駆動用MO8Qdによって垂
直走査線VLに印加される。駆動用MO8Qdは、前記
昇圧コンデンサによって、しきい値電圧に相当する電圧
降下を生じることなく、垂直走査信号φ3又はφ、を垂
直走査線VLに印加することができる。
Fe又はFOでスイッチM OS Q F e又はQF
oを制御し、選択信号Rを伝達する駆動用MO8Qdを
選択するように構成されている。駆動用MO8Qdは、
ゲート電極と一方の半導体領域(垂直走査線VL)との
間に昇圧コンデンサが設けられている。駆動用MO8Q
dの他方の半導体領域には、垂直走査信号φ3又はφ4
が印加されている。つまり、垂直走査信号φ3又はφ4
は、選択信号Rに基づき、駆動用MO8Qdによって垂
直走査線VLに印加される。駆動用MO8Qdは、前記
昇圧コンデンサによって、しきい値電圧に相当する電圧
降下を生じることなく、垂直走査信号φ3又はφ、を垂
直走査線VLに印加することができる。
このインタレース走査制御部INTは、2行間時続出が
行えるように構成されている。すなわち、まず、インタ
レース走査制御部INTは、フィールド選択信号Fによ
って、隣接する奇数フィールドの2行の垂直走査線VL
(例えば、VLIとVB2、VB3とVB4)を選択す
る。次に、インタレース走査制御部INTは、他のフィ
ールド選択信号Fによって、2行の垂直走査線VLの組
合せを変え(例えば、VB2とVB3、VB4とVB5
)て選択するように構成されている。
行えるように構成されている。すなわち、まず、インタ
レース走査制御部INTは、フィールド選択信号Fによ
って、隣接する奇数フィールドの2行の垂直走査線VL
(例えば、VLIとVB2、VB3とVB4)を選択す
る。次に、インタレース走査制御部INTは、他のフィ
ールド選択信号Fによって、2行の垂直走査線VLの組
合せを変え(例えば、VB2とVB3、VB4とVB5
)て選択するように構成されている。
垂直走査線VLの他端は、出力回路OUTの出力制御用
M OS Q S y e + Q S c y +
Q S w t Q Sgのゲート電極に接続されてい
る。出力制御用MO8O8は、出力信号線H8の一端と
出力回路OUTの各色毎の出力線S Y e + S
Cy + S W + S Gとを接続するように構成
されている。
M OS Q S y e + Q S c y +
Q S w t Q Sgのゲート電極に接続されてい
る。出力制御用MO8O8は、出力信号線H8の一端と
出力回路OUTの各色毎の出力線S Y e + S
Cy + S W + S Gとを接続するように構成
されている。
出力信号線H8は、行方向に配置された複数の固体撮像
素子の水平スイッチMO8Qhの他方の半導体領域(ド
レイン領域)に接続されている。出力信号線H8の他端
は、水平帰線期間リセット部RESのリセット用M O
S Q rを介在させて、リセット用出力線Vrに接続
されている。リセット用M OS Q rのゲート電極
は、リセット信号線RPに接続され制御されている。水
平帰線期間リセット部RESは、水平走査期間内に蓄え
られた偽信号をリセットするように構成されている。
素子の水平スイッチMO8Qhの他方の半導体領域(ド
レイン領域)に接続されている。出力信号線H8の他端
は、水平帰線期間リセット部RESのリセット用M O
S Q rを介在させて、リセット用出力線Vrに接続
されている。リセット用M OS Q rのゲート電極
は、リセット信号線RPに接続され制御されている。水
平帰線期間リセット部RESは、水平走査期間内に蓄え
られた偽信号をリセットするように構成されている。
次に、TSL方式の固体撮像素子CHIの具体的なデバ
イス構造について、第3図乃至第6図を用いて説明する
。第3図は、受光部SAの固体撮像素子を示す要部平面
図、第4図は、オプチカルブラック部OBの固体撮像素
子を示す要部平面図である。第5図は、第3図の■−■
切断線で切った断面図、第6図は、第3図のVI−VI
切断線で切った断面図である。
イス構造について、第3図乃至第6図を用いて説明する
。第3図は、受光部SAの固体撮像素子を示す要部平面
図、第4図は、オプチカルブラック部OBの固体撮像素
子を示す要部平面図である。第5図は、第3図の■−■
切断線で切った断面図、第6図は、第3図のVI−VI
切断線で切った断面図である。
第3図乃至第6図に示すように、受光部SA、オプチカ
ルブラック部OBの夫々の画素は、基本的には同一構造
で構成されている。
ルブラック部OBの夫々の画素は、基本的には同一構造
で構成されている。
受光部SA、オプチカルブラック部OBの夫々の固体撮
像素子は、半導体基板SUBに設けられたウェル領域W
ELLの主面に形成され、素子間分離絶縁膜LOGにそ
の周囲を規定されている。
像素子は、半導体基板SUBに設けられたウェル領域W
ELLの主面に形成され、素子間分離絶縁膜LOGにそ
の周囲を規定されている。
半導体基板SUBは、単結晶シリコンからなるN型で構
成されている。ウェル領域WELLは、P型で構成され
ており、主に、NチャネルMO8FETを形成する。
成されている。ウェル領域WELLは、P型で構成され
ており、主に、NチャネルMO8FETを形成する。
素子間分離絶縁膜(フィールド酸化膜)LOGは、ウェ
ル領域WELLの主面を選択的に熱酸化して形成した酸
化シリコン膜で構成されている。
ル領域WELLの主面を選択的に熱酸化して形成した酸
化シリコン膜で構成されている。
素子間分離絶縁膜LOGは、第3図及び第4図に示すよ
うに、画素形成領域をU字形状で構成している。詳述す
れば、素子間分離絶縁膜LOGは、水平、垂直スイッチ
MO8Qh、Qv形成領域の面積は小さく、フォトダイ
オードPD形成領域の面積は大きくなるように、U字形
状で構成する。
うに、画素形成領域をU字形状で構成している。詳述す
れば、素子間分離絶縁膜LOGは、水平、垂直スイッチ
MO8Qh、Qv形成領域の面積は小さく、フォトダイ
オードPD形成領域の面積は大きくなるように、U字形
状で構成する。
フィールド酸化膜LOGで囲まれた領域内で、多結晶S
i層P−8iが無い部分に高濃度N型層(N3)が形成
され、その領域を突き抜けるようにP−8iが形成され
た場合、そこにMOSFETが形成される。
i層P−8iが無い部分に高濃度N型層(N3)が形成
され、その領域を突き抜けるようにP−8iが形成され
た場合、そこにMOSFETが形成される。
12一
画素の水平スイッチMO8Qhは、第3図乃至第6図、
及び第7図(所定の製造工程における要部平面図)に示
すように、主に、ウェル領域WELL、ゲート絶縁膜、
ゲート電極、ソース領域又はドレイン領域である一対の
N′″型半導体領域(N゛)で構成されている。
及び第7図(所定の製造工程における要部平面図)に示
すように、主に、ウェル領域WELL、ゲート絶縁膜、
ゲート電極、ソース領域又はドレイン領域である一対の
N′″型半導体領域(N゛)で構成されている。
ゲート絶縁膜は、基板の上表面を酸化して形成した30
0〜1000人程度の薄い酸化シリコン膜で形成する。
0〜1000人程度の薄い酸化シリコン膜で形成する。
ゲート電極は、ゲート電極材料例えば多結晶シリコン膜
(半導体膜)P−8iで形成する。多結晶シリコン膜P
−8iは、例えば、3000〜4000[人]程度の膜
厚で形成する。また、ゲート電極は、高融点金属(Mo
、Ti、Ta、W)膜若しくは高融点金属シリサイド(
MoSi2.TiSi2.Ta5iz+WSi2)膜、
或は多結晶シリコン膜とそれらとの複合膜で形成しても
よい。
(半導体膜)P−8iで形成する。多結晶シリコン膜P
−8iは、例えば、3000〜4000[人]程度の膜
厚で形成する。また、ゲート電極は、高融点金属(Mo
、Ti、Ta、W)膜若しくは高融点金属シリサイド(
MoSi2.TiSi2.Ta5iz+WSi2)膜、
或は多結晶シリコン膜とそれらとの複合膜で形成しても
よい。
半導体領域N’は、ゲート電極(正確にはその下のゲー
ト絶縁膜又は多結晶Si層P−8i選択除去用のフォト
レジスト膜)をマスクとしたイオン打込みで基板SUB
の主面部にN型不純物を導入し、これに引き伸し拡散を
施して形成する。
ト絶縁膜又は多結晶Si層P−8i選択除去用のフォト
レジスト膜)をマスクとしたイオン打込みで基板SUB
の主面部にN型不純物を導入し、これに引き伸し拡散を
施して形成する。
前記水平スイッチMO8Qhのドレイン領域である半導
体領域N+は、ウェル領域WELLよりも高不純物濃度
のP°型半導体領域(P゛)の主面部に構成されている
。半導体領域P+は、水平スイッチMO8Qhのチャネ
ル形成領域まで拡散されている。
体領域N+は、ウェル領域WELLよりも高不純物濃度
のP°型半導体領域(P゛)の主面部に構成されている
。半導体領域P+は、水平スイッチMO8Qhのチャネ
ル形成領域まで拡散されている。
この半導体領域P+は、水平スイッチMO8Qhのしき
い値電圧を上昇するように構成されている。
い値電圧を上昇するように構成されている。
つまり、半導体領域P+は、ブルーミングを生じるよう
な電子が光電変換素子PD側から出力信号線H8に移動
することを低減するように構成されている。
な電子が光電変換素子PD側から出力信号線H8に移動
することを低減するように構成されている。
垂直スイッチM OS Q v 1は、水平スイッチM
O8Qhと実質的に同様に、主に、ウェル領域WELL
、ゲート絶縁膜、ゲート電極、ソース領域又はドレイン
領域である一対の半導体領域N“で構成されている。
O8Qhと実質的に同様に、主に、ウェル領域WELL
、ゲート絶縁膜、ゲート電極、ソース領域又はドレイン
領域である一対の半導体領域N“で構成されている。
垂直スイッチM OS Q v 2は、水平スイッチM
O8Qhと実質的に同様に、主に、ウェル領域WELL
、ゲート絶縁膜、ゲート電極、ソース領域又はドレイン
領域である一対の半導体領域N+で構成されている。
O8Qhと実質的に同様に、主に、ウェル領域WELL
、ゲート絶縁膜、ゲート電極、ソース領域又はドレイン
領域である一対の半導体領域N+で構成されている。
垂直スイッチM OS Q v 1、Qv2の夫々のグ
ー1〜電極は、水平スイッチMO8Qhのゲート電極と
同一製造工程で形成されている。垂直スイッチM OS
Q v 1、Qv2の夫々のゲート電極は、フォトダ
イオード形成領域(或は受光部)の中央部を行方向に横
切るように延在し、かつ、一体に構成されている。さら
に、垂直スイッチM、 OS Qvl、Qv2の夫々の
ゲート電極は、行方向に延在する垂直走査線VLと一体
に構成されている。
ー1〜電極は、水平スイッチMO8Qhのゲート電極と
同一製造工程で形成されている。垂直スイッチM OS
Q v 1、Qv2の夫々のゲート電極は、フォトダ
イオード形成領域(或は受光部)の中央部を行方向に横
切るように延在し、かつ、一体に構成されている。さら
に、垂直スイッチM、 OS Qvl、Qv2の夫々の
ゲート電極は、行方向に延在する垂直走査線VLと一体
に構成されている。
垂直スイッチMO8Qvlの一方の半導体領域N1は、
水平スイッチMO8Qhの一方の半導体領域N+と一体
に構成(共有)されている。垂直スイッチM OS Q
v 1の他方の半導体領域N4は、垂直スイッチM
OS Q v 2の他方の半導体領域N+と一体に構成
(共有)されている。
水平スイッチMO8Qhの一方の半導体領域N+と一体
に構成(共有)されている。垂直スイッチM OS Q
v 1の他方の半導体領域N4は、垂直スイッチM
OS Q v 2の他方の半導体領域N+と一体に構成
(共有)されている。
光電変換素子PDIは、垂直スイッチM、 OS Qv
lの他方の半導体領域N+又は垂直スイッチM○5Qv
2の他方の半導体領域N4とウェル領域WELLとのP
N接合部で構成される。光電変換素子PD2は、垂直ス
イッチM OS Q v 2の一方の半導体領域N+と
ウェル領域WELLとのPN接合部で構成される。
lの他方の半導体領域N+又は垂直スイッチM○5Qv
2の他方の半導体領域N4とウェル領域WELLとのP
N接合部で構成される。光電変換素子PD2は、垂直ス
イッチM OS Q v 2の一方の半導体領域N+と
ウェル領域WELLとのPN接合部で構成される。
水平走査線HLは、第8図(所定の製造工程における要
部平面図)に詳細に示すように、行方向に配置された固
体撮像素子形成領域間(素子間分離絶縁膜LOG)上に
、列方向に延在するように構成されている。水平走査線
HLは、前述の多結晶シリコン膜P−8iよりも上層の
導電層、例えば第1層目のアルミニウム膜ALLで構成
されている。アルミニウム膜ALLは、例えば5000
[人]程度の膜厚で形成されている。アルミニウム膜A
L1は、水平スイッチMO8Qh等を覆う層間絶縁膜(
例えば、PSG膜)IA上に設けられている。
部平面図)に詳細に示すように、行方向に配置された固
体撮像素子形成領域間(素子間分離絶縁膜LOG)上に
、列方向に延在するように構成されている。水平走査線
HLは、前述の多結晶シリコン膜P−8iよりも上層の
導電層、例えば第1層目のアルミニウム膜ALLで構成
されている。アルミニウム膜ALLは、例えば5000
[人]程度の膜厚で形成されている。アルミニウム膜A
L1は、水平スイッチMO8Qh等を覆う層間絶縁膜(
例えば、PSG膜)IA上に設けられている。
水平走査線HLは、前記層間絶縁膜IAに形成された接
続孔C2を通して、水平スイッチMO8Qhのゲート電
極(多結晶シリコン膜P−Si)に接続されている。
続孔C2を通して、水平スイッチMO8Qhのゲート電
極(多結晶シリコン膜P−Si)に接続されている。
水平スイッチMO8Qhのドレイン領域である半導体領
域N+には、接続孔C1を通して、中間導電層M L
1又はML2が接続されている。本実施例の固体撮像装
置CHIは、カラー用素子(又はモノクロ用素子であっ
てもよい)で構成されており、中間導電層MLIは、黄
Ye、白Wの夫々のカラーフィルタが設けられる固体撮
像索子に設けられ、中間導電層M L 2は、シアンC
y、緑Gの夫々のカラーフィルタが設けられる固体撮像
素子に設けられている。中間導電層ML]、ML2の夫
々は、水平走査線HLと同一導電層で形成されている。
域N+には、接続孔C1を通して、中間導電層M L
1又はML2が接続されている。本実施例の固体撮像装
置CHIは、カラー用素子(又はモノクロ用素子であっ
てもよい)で構成されており、中間導電層MLIは、黄
Ye、白Wの夫々のカラーフィルタが設けられる固体撮
像索子に設けられ、中間導電層M L 2は、シアンC
y、緑Gの夫々のカラーフィルタが設けられる固体撮像
素子に設けられている。中間導電層ML]、ML2の夫
々は、水平走査線HLと同一導電層で形成されている。
中間導電層MLIは、水平スイッチMO8Qhの半導体
領域N゛と実質的にその上層に延在する奇数番目の出力
信号線H8I、H83,・・・とを接続するように構成
されている。中間導電層MLIは、1つのねらいとして
、前記接続の際の段差形状を低減し、接続の信頼性を向
」ニするように構成されている。中間導電層ML2は、
水平スイッチMO8Qhの半導体領域N゛とその領域と
異なる領域の上層に延在する偶数番目の出力信号線H8
2,H84,・・・とを接続するように構成されている
。中間導電層ML2は、1つのねらいとして、前記接続
の信頼性を向上すると共に、異なる領域の半導体領域N
゛と出力信号線H8とを接続するように構成されている
。
領域N゛と実質的にその上層に延在する奇数番目の出力
信号線H8I、H83,・・・とを接続するように構成
されている。中間導電層MLIは、1つのねらいとして
、前記接続の際の段差形状を低減し、接続の信頼性を向
」ニするように構成されている。中間導電層ML2は、
水平スイッチMO8Qhの半導体領域N゛とその領域と
異なる領域の上層に延在する偶数番目の出力信号線H8
2,H84,・・・とを接続するように構成されている
。中間導電層ML2は、1つのねらいとして、前記接続
の信頼性を向上すると共に、異なる領域の半導体領域N
゛と出力信号線H8とを接続するように構成されている
。
前記中間導電層MLIには、列方向に配置された固体撮
像素子間(素子間分離絶縁膜LOG)上に行方向に延在
する奇数番目の出力信号線H8I。
像素子間(素子間分離絶縁膜LOG)上に行方向に延在
する奇数番目の出力信号線H8I。
H83,・・・が接続されている。出力信号線H8は、
前述のアルミニウムALLよりも上層の導電層、例えば
第2層目のアルミニウム膜AL2で構成されている。ア
ルミニウム膜AL2は、例えば8000〜9000[人
コ程度の膜厚で形成する。アルミニウム膜AL2は、ア
ルミニウム膜ALLを覆う層間絶縁膜(例えば、PSG
膜)IB上に設けられている。出力信号線H8は、前記
層間絶縁膜IBに形成された接続孔C3を通して、中間
導電層MLIに接続されている。
前述のアルミニウムALLよりも上層の導電層、例えば
第2層目のアルミニウム膜AL2で構成されている。ア
ルミニウム膜AL2は、例えば8000〜9000[人
コ程度の膜厚で形成する。アルミニウム膜AL2は、ア
ルミニウム膜ALLを覆う層間絶縁膜(例えば、PSG
膜)IB上に設けられている。出力信号線H8は、前記
層間絶縁膜IBに形成された接続孔C3を通して、中間
導電層MLIに接続されている。
中間導電層ML2には、第3図及び第4図に示すように
、列方向に配置された固体撮像素子の略中央部に、垂直
走査線VLの上部にそれと重ね合わされて行方向に延在
する出力信号線H82,H84、・・・が接続されてい
る。出力信号線H8は、例えば第2層目のアルミニウム
膜AL2で構成されている。出力信号線H8は、接続孔
C3を通して中間導電層ML2に接続されている。受光
部SAの出力信号線H82,H84,・・・は、光電変
換素子(光電変換領域)PDの開口面積を可能な限り大
きく形成できるように、前述のように、垂直走査線VL
と出力信号線H82,H84,・・・とを重ね合わせて
いる。
、列方向に配置された固体撮像素子の略中央部に、垂直
走査線VLの上部にそれと重ね合わされて行方向に延在
する出力信号線H82,H84、・・・が接続されてい
る。出力信号線H8は、例えば第2層目のアルミニウム
膜AL2で構成されている。出力信号線H8は、接続孔
C3を通して中間導電層ML2に接続されている。受光
部SAの出力信号線H82,H84,・・・は、光電変
換素子(光電変換領域)PDの開口面積を可能な限り大
きく形成できるように、前述のように、垂直走査線VL
と出力信号線H82,H84,・・・とを重ね合わせて
いる。
オプチカルブラック部OB領域には、第4図のAQ層、
SFで示すように、領域全体に遮光膜が形成され、例え
ば、第5図、第6図の層間絶縁膜(例えば、PSG膜)
IC上に遮光膜SFが設けられる。遮光膜SFは、導電
膜で形成されており、垂直走査線VL、水平走査線HL
、出力信号線H8及び中間導電層MLと共に多層配線構
造を構成する。この遮光膜SFは、多層配線構造の最上
層の導電膜節3AnJlAQ3で形成され、交流接地さ
れる。
SFで示すように、領域全体に遮光膜が形成され、例え
ば、第5図、第6図の層間絶縁膜(例えば、PSG膜)
IC上に遮光膜SFが設けられる。遮光膜SFは、導電
膜で形成されており、垂直走査線VL、水平走査線HL
、出力信号線H8及び中間導電層MLと共に多層配線構
造を構成する。この遮光膜SFは、多層配線構造の最上
層の導電膜節3AnJlAQ3で形成され、交流接地さ
れる。
以上の説明に関し、AQ層の主だった使い分けを要約す
ると次のとおりである。
ると次のとおりである。
■ 縦方向に延在する水平走査線HLを第1AΩ層Af
llで形成する。
llで形成する。
■ 横方向に延在する出力信号fiH8を第2八〇層A
Q2で形成する。
Q2で形成する。
■ MOSトランジスタQhの出力電極(N”拡散層)
と出力信号線H8間の接続のために第1AQJIAρ1
で形成された中間導電層MLを利用する。
と出力信号線H8間の接続のために第1AQJIAρ1
で形成された中間導電層MLを利用する。
このような使い分けにより下記のような効果がもたらさ
れる。
れる。
まず、前述したように垂直走査線VLと出力信号線H8
とは開口率を上げるために同一平面上に重なるようにパ
ターニング(第3図)されているが、両者の間には2つ
の層間絶縁膜IA、IBが存在する(第5図)ので、両
者間の寄生容量は小さくなり走査線VLの駆動パルスが
出力線H8に静電誘感される程度が小さくされる。仮に
、この出力線H8を第1AQ層Afllで形成した場合
。
とは開口率を上げるために同一平面上に重なるようにパ
ターニング(第3図)されているが、両者の間には2つ
の層間絶縁膜IA、IBが存在する(第5図)ので、両
者間の寄生容量は小さくなり走査線VLの駆動パルスが
出力線H8に静電誘感される程度が小さくされる。仮に
、この出力線H8を第1AQ層Afllで形成した場合
。
走査線VLとの間には1つの層間絶縁膜IALか存在し
ないので、例えばIAとIBの膜厚が等しいとしたなら
ば、本実施例の構成によれば静電ノイズが半減される。
ないので、例えばIAとIBの膜厚が等しいとしたなら
ば、本実施例の構成によれば静電ノイズが半減される。
層間絶縁膜IA及びIBの膜厚は、例えばIA=500
0人、I B =8000人と後者の方を厚く形成した
方が好ましい。
0人、I B =8000人と後者の方を厚く形成した
方が好ましい。
また、本実施例では垂直スイッチFETQhのゲート電
極P−8iと水平走査線HLとの接続穴C2と同じ平面
を重なるように層間絶#n々IBを介して出力信号線H
8を形成しているので集積度を高めることができる。仮
に、信号出力線H8を第1Af1層で形成し、水平走査
線を第2AQ層で形成したとすれば、この接続穴C2は
出力信号線H8に対し余裕をもってずらす必要があるこ
とから1本実施例の構成によれば集積度の向上がはかれ
るだけでなく、撮像デバイスとして重要な開口率(透光
面積比率)の向上がはかれる。
極P−8iと水平走査線HLとの接続穴C2と同じ平面
を重なるように層間絶#n々IBを介して出力信号線H
8を形成しているので集積度を高めることができる。仮
に、信号出力線H8を第1Af1層で形成し、水平走査
線を第2AQ層で形成したとすれば、この接続穴C2は
出力信号線H8に対し余裕をもってずらす必要があるこ
とから1本実施例の構成によれば集積度の向上がはかれ
るだけでなく、撮像デバイスとして重要な開口率(透光
面積比率)の向上がはかれる。
なお、本実施例のデバイスの主要製造工程を簡単に説明
しておく。
しておく。
(1)基板SUBの表面酸化。
(2)P型つェル形成用の写真処理。
(3)ボロンのイオン打込み(WELL形成用)。
(4)フィールド酸化膜LOG形成用Si3N4膜のデ
ポジション及びその写真処理。
ポジション及びその写真処理。
(5)選択酸化(LOG形成)。
(6)P”層の形成。
(7)表面酸化によるゲート酸化膜形成。
(8)多結晶Siのデポジション及びその写真処理・
(9)リンのイオン打込み(N’層形成)。
(10)層間絶縁膜IAのデポジション。
(11)接続(コンタクト)穴形成のための絶縁層IA
の写真処理(C2,C1)。
の写真処理(C2,C1)。
(12)第1AQ層Afllの蒸着及びその写真処理。
(13) M開維縁膜IBのデポジション。
(14)接続穴形成のための絶縁層IBの写真処理(C
3)。
3)。
(15)第2AllAM2の蒸着及びその写真処理。
(16)絶縁層ICのデポジション。
(17)第3Aff層と第2Afi層の接続列1コンタ
クト穴形成のための絶縁層ICの写真処理。
クト穴形成のための絶縁層ICの写真処理。
(18)第3All1層AQ3(遮光用、ボンディング
・パッド用)の蒸着及びその写真処理。
・パッド用)の蒸着及びその写真処理。
(19)以下、カラーフィルター形成プロセス等説明を
省略する。
省略する。
本発明の実施例によれば下記の効果力1もたらされる。
走査線VLと出力線H8間には2つの絶縁層IA、IB
が介在するので静電ノイズカス低減される。
が介在するので静電ノイズカス低減される。
スイッチ用FETQhのゲート電極p−’Siと水平走
査線HLとの接続穴C2と同じ平面を重なるように層間
絶縁IJIBを介して出力(d傍線HSを形成している
ので集積度及び開口率を高めることができる。
査線HLとの接続穴C2と同じ平面を重なるように層間
絶縁IJIBを介して出力(d傍線HSを形成している
ので集積度及び開口率を高めることができる。
第1図は、本発明の実施例であるTSL方式の固体撮像
装置を示す概略構成図、 第2図は、前記第1図に示す固体撮像装置の等価回路図
、 第3図は、受光部の固体撮像素子を示す要部平面図、 第4図は、オプチカルブラック部の固体撮像素子を示す
要部平面図、 第5図は、第3図の■−■切断線で切った断面図、 第6図は、第3図のVI−Vl切断線で切った断面図、 第7図は、前記固体撮像装置のN゛層を形成した段階の
要部平面図、 第8図は、前記固体撮像装置の第1AQMAf11を形
成した段階の要部平面図である。 CHI・・・固体撮像装置(固体撮像チップ)、ARR
・・・フォトダイオードアレイ、SA・・・受光部、O
B・・・オプチカルブラック部、RES・・・水平帰線
期間リセット部、INT・・・インタレース走査制御部
、Vreg・・・垂直走査用シフトレジスタ部、Hre
g・・・水平走査用シフトレジスタ部、OUT・・・出
力回路、−24= VL・・・垂直走査線、HL・・・水平走査線、H8・
・・出力信号線、Qh・・・水平スイッチMO8,Qv
・・・垂直スイッチMO8,PD・・・光電変換素子、
M L・・・中間導電層、SF・・・遮光膜。
装置を示す概略構成図、 第2図は、前記第1図に示す固体撮像装置の等価回路図
、 第3図は、受光部の固体撮像素子を示す要部平面図、 第4図は、オプチカルブラック部の固体撮像素子を示す
要部平面図、 第5図は、第3図の■−■切断線で切った断面図、 第6図は、第3図のVI−Vl切断線で切った断面図、 第7図は、前記固体撮像装置のN゛層を形成した段階の
要部平面図、 第8図は、前記固体撮像装置の第1AQMAf11を形
成した段階の要部平面図である。 CHI・・・固体撮像装置(固体撮像チップ)、ARR
・・・フォトダイオードアレイ、SA・・・受光部、O
B・・・オプチカルブラック部、RES・・・水平帰線
期間リセット部、INT・・・インタレース走査制御部
、Vreg・・・垂直走査用シフトレジスタ部、Hre
g・・・水平走査用シフトレジスタ部、OUT・・・出
力回路、−24= VL・・・垂直走査線、HL・・・水平走査線、H8・
・・出力信号線、Qh・・・水平スイッチMO8,Qv
・・・垂直スイッチMO8,PD・・・光電変換素子、
M L・・・中間導電層、SF・・・遮光膜。
Claims (1)
- 【特許請求の範囲】 1、フォトダイオード(PD)及び該ダイオードの光電
変換出力をアクセスするための絶縁ゲート型電界効果ト
ランジスタ(QV)を含む単位画素を複数個配列した固
体撮像装置であって、上記トランジスタのゲート電極に
走査信号を印加するための走査信号配線(VL)として
の役割を持つ第1の配線層(P−Si)と、該第1の配
線層上に形成された第1の層間絶縁膜(IA)と、該第
1の層間絶縁膜上に形成された第2の配線層(Al1)
と、該第2の配線層上に形成された第2の層間絶縁膜(
IB)と、該第2の層間絶縁膜上に形成され上記フォト
ダイオード(PD)からの上記光電変換出力を上記トラ
ンジスタ(Qv)を介して読み出すための出力配線(H
S)としての役割を持つ第3の配線層(Al2)とを具
備して成り、上記走査信号配線(VL)と出力配線(H
S)とを上記第1及び第2の層間絶縁膜(IA、IB)
を介して重ねたことを特徴とする固体撮像装置。 2、上記第2の配線層(Al1)は上記光電変換出力を
上記トランジスタ(Qv)と共にアクセスする別の絶縁
ゲート型電界効果トランジスタ(Qh)のゲート電極に
駆動を印加する配線(HL)として利用されることを特
徴とする特許請求の範囲第1項記載の固体撮像装置。 3、フォトダイオード(PD)及び該フォトダイオード
の光電変換出力をアクセスするための絶縁ゲート型電界
効果トランジスタ(Qh)を含む単位画素を複数個配列
した固体撮像装置であって、上記トランジスタのゲート
電極を形成する第1の導体層(P−Si)と、該第1の
導体層上に形成された第1の層間絶縁膜(IA)と、上
記画素のそれぞれに対応して上記第1の層間絶縁膜中に
形成されたコンタクト穴(C2)と、上記第1の層間絶
縁膜(IA)上に形成され、上記コンタクト穴(C2)
を通じて上記トランジスタのゲート電極に電気的に接続
される走査信号配線(HL)を形成する第2の導体層(
Al1)と、該第2の導体層(Al1)上に形成された
第2の層間絶縁膜(IB)と、該第2の層間絶縁膜(I
B)上に形成され、上記光電変換出力を読み出すための
出力配線(HS)を形成する第3の導体層(Al2)と
を具備して成り、上記出力配線(HS)を上記第2の層
間絶縁膜(IB)を介して上記コンタクト穴(C2)に
重ねて形成したことを特徴とする固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62099733A JPS63266867A (ja) | 1987-04-24 | 1987-04-24 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62099733A JPS63266867A (ja) | 1987-04-24 | 1987-04-24 | 固体撮像装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63266867A true JPS63266867A (ja) | 1988-11-02 |
Family
ID=14255249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62099733A Pending JPS63266867A (ja) | 1987-04-24 | 1987-04-24 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63266867A (ja) |
-
1987
- 1987-04-24 JP JP62099733A patent/JPS63266867A/ja active Pending
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