JPS63261848A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に溝構造を有する素
子分離領域又はキャパシタを有する半導体集積回路に関
する。

〔従来の技術〕

従来、この種の半導体集積回路では、溝の深さをチェッ
クするためには溝を使用している半導体素子を切断又は
切開いて断面を観察する方法が用いられてきた。

〔発明が解決しようとする問題点〕

上述した従来の半導体集積回路は、溝形状を観察する場
合、半導体素子を破壊してしまうので、他の電気的特性
等が測定できなくなるという欠点がある。

〔問題点を解決するための手段〕

本発明の半導体集積回路は、半導体基板上に形成された
少くとも１個の溝と、該溝の内壁面に形成された第１の
絶縁膜と、該第１の絶縁股上の前記溝内に埋め込まれた
導電体層と、前記半導体基板及び前記導電体層の上に形
成された第２の絶縁膜と、該第２の絶縁股上に設けられ
前記導電体層−の長手方向の両端部に前記第２の絶縁膜
を貫通して接続される１対の電極とを含んで構成される
。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の平面図、第２図は第１のＡ
−Ａ’線断面図である。

第１図及び第２図に示すように、半導体基板１と、半導
体基板１に設けられた溝２と、溝２の内壁面に形成され
た第１の絶縁膜３と、絶縁膜３上の講２内に埋め込まれ
た導電体層４と、半導体基板１と導電体層４の上面に形
成された第２の絶縁膜５と、絶縁膜５上に形成され導電
体層４の長手方向の両端に絶縁膜５上のスルーホール６
を介して接続される１対の電極７−１．７−２とを含む
。

ここで、電極７−１．７−２間の抵抗値Ｒは溝の長さを
り１幅をＷ、深さをり、定数をａとすると式（１）で示
される。

Ｒ＝　ａ　−Ｌ／Ｄ　−Ｗ　　　　・−１ｆ）現在の製
作技術から見て長さし及び幅Ｗは設計通りと考えられる
ので、ａ−Ｌ／Ｗを定数■ぐで表わすと式り１）は式（
２）のようになる。

Ｒ＝に／Ｄ　　　　　　　　　　　　・・・・・・（２
）従って、溝りの両端の電極７−１．７−２間の抵抗値
Ｒと溝の深さとの関係を予め測定して定数Ｋを決定して
おけば、溝２の両端の抵抗値Ｒから溝２の深さを算出で
きる。

第３図は本発明の第２の実施例の平面図である。

第３図に示すように、半導体基板１ａには同一形状の３
個の溝２−１〜２−３が設けられる。溝２−１〜２−３
の内壁面には絶縁膜３ａが形成され、絶縁膜３３上の溝
２−１〜２−３内には導電体層４−１〜４−３が形成さ
れる。

それぞれの導電体層４−１〜４−３の長手方向め両端部
は１対の電極７−３．７−４で並列に接続される。

第２の実施例では、電極間の抵抗値は３個の導電体層４
−１〜４−３の３個の抵抗が並列に接続された状態の値
となり、第１の実施例に比べて溝のばらつきによる誤差
を軽減できる利点がある。

〔発明の効果〕

以上説明したように本発明は、溝に埋め込よれな導電体
層の両端の抵抗値を測定することにより、半導体素子を
破壊することなく溝の深さを測定できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例の平面図、第２図は第１
図のＡ−Ａ’線断面図、第３図は本発明の第２の実施例
の平面図である。 ｌ、１３・・・半導体基板、２．２−１〜２−３・・・
溝、３．３ａ・・・絶縁膜、４．４−１〜４−３・・・
導電体層、５・・・絶縁膜、６・・・スルーホール、７
−１〜７−４・・・電極、Ｄ・・・深さ、し・・・長さ
、Ｗ・・・幅。 代理人　弁理士　内　原　　晋（１ （′ 峯　３　菌

Claims (1)

【特許請求の範囲】
1. 　半導体基板上に形成された少くとも１個の溝と、該溝
   の内壁面に形成された第１の絶縁膜と、該第１の絶縁膜
   上の前記溝内に埋め込まれた導電体層と、前記半導体基
   板及び前記導電体層の上に形成された第２の絶縁膜と、
   該第２の絶縁膜上に設けられ前記導電体層の長手方向の
   両端部に前記第２の絶縁膜を貫通して接続される１対の
   電極とを含むことを特徴とする半導体集積回路。