JPS63259732A - シフト演算回路 - Google Patents
シフト演算回路Info
- Publication number
- JPS63259732A JPS63259732A JP62094171A JP9417187A JPS63259732A JP S63259732 A JPS63259732 A JP S63259732A JP 62094171 A JP62094171 A JP 62094171A JP 9417187 A JP9417187 A JP 9417187A JP S63259732 A JPS63259732 A JP S63259732A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- data
- circuit
- parity
- line
- Prior art date
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- Pending
Links
- 238000003780 insertion Methods 0.000 abstract description 9
- 230000037431 insertion Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はシフト演算回路に関し、特にデータ処理装置に
おいてデータシフト演算を行うシフト演算回路に関する
。
おいてデータシフト演算を行うシフト演算回路に関する
。
従来技術
従来、この種のシフト演算回路において、シフト演算結
果の正当性のチェックを行うためには、回路の二重化を
図って両者の演算結果を一致判定するようになっている
。
果の正当性のチェックを行うためには、回路の二重化を
図って両者の演算結果を一致判定するようになっている
。
かかる従来の方式では、回路を二重化することによりシ
フト演算結果を完全にチェックできるという極めて高い
信頼性を有している反面、ハードウェア量が多くなると
いう欠点を有している。そのために、ハードウェア量が
制限された回路装置においては、チェック用の回路を設
けることができず、二重化を図ることが困難となるとい
う欠点がある。
フト演算結果を完全にチェックできるという極めて高い
信頼性を有している反面、ハードウェア量が多くなると
いう欠点を有している。そのために、ハードウェア量が
制限された回路装置においては、チェック用の回路を設
けることができず、二重化を図ることが困難となるとい
う欠点がある。
発明の目的
本発明はこの様な従来のものの欠点を排除すべくなされ
たものであって、その目的とするところは、ハードウェ
ア量が少なくかつシフト演算結果のチェックが正確に可
能なシフト演算回路を提供することにある。
たものであって、その目的とするところは、ハードウェ
ア量が少なくかつシフト演算結果のチェックが正確に可
能なシフト演算回路を提供することにある。
発明の構成
本発明によるシフト演算回路は、シフト前のデータのパ
リティを生成するｆｆ１１のパリティ発生回路と、シフ
ト後のデータのパリティを生成する第２のパリティ発生
回路と、前記第１及び第２のパリティ発生回路により生
成された両パリティの一致状態をチェックするチェック
回路とを含むことを特徴としている。
リティを生成するｆｆ１１のパリティ発生回路と、シフ
ト後のデータのパリティを生成する第２のパリティ発生
回路と、前記第１及び第２のパリティ発生回路により生
成された両パリティの一致状態をチェックするチェック
回路とを含むことを特徴としている。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
本実施例回路は、右シフｌ一時と左シフト時の挿入デー
タを選択する選択回路１．挿入データとシフトデータか
ら入力データのパリティを発生するパリティ発生回路２
．シフト演算を行うシフト回路３、出力データのパリテ
ィを発生するパリティ発生回路４．入力データと出力デ
ータのパリティの一致を比較するチェック回路５により
構成される。
タを選択する選択回路１．挿入データとシフトデータか
ら入力データのパリティを発生するパリティ発生回路２
．シフト演算を行うシフト回路３、出力データのパリテ
ィを発生するパリティ発生回路４．入力データと出力デ
ータのパリティの一致を比較するチェック回路５により
構成される。
選択回路１は線２１から入力されるシフトモード信号が
論理「０」の時線１１のｍビットの右シフト時の挿入デ
ータを選択し、シフトモード信号が論理「１」の時には
、線１３のｍピッ１〜の左シフト時の挿入データを選択
して線１４に出力する。
論理「０」の時線１１のｍビットの右シフト時の挿入デ
ータを選択し、シフトモード信号が論理「１」の時には
、線１３のｍピッ１〜の左シフト時の挿入データを選択
して線１４に出力する。
パリティ発生回路２は線１４のｍビットの挿入データと
線１２のｎビットのシフトデータとにより、１ビツトの
入力データのパリティを発生して線１５に出力する。
線１２のｎビットのシフトデータとにより、１ビツトの
入力データのパリティを発生して線１５に出力する。
シフト回路３は線２１のシフトモード信号が論理［０］
の時右シフトを行い、論理「１」の時左シフトを行う。
の時右シフトを行い、論理「１」の時左シフトを行う。
右シフトの場合は、線１１の右シフト時の挿入データと
線１２のシフトデータとを入力データとしてシフトを行
い、左シフトの場合ｔま、線１３の左シフト時の挿入デ
ータと線１２のシフトデータとを入力データとしてシフ
トを行う。
線１２のシフトデータとを入力データとしてシフトを行
い、左シフトの場合ｔま、線１３の左シフト時の挿入デ
ータと線１２のシフトデータとを入力データとしてシフ
トを行う。
そして、線１６にシフト結果を出力し線１７に残りのデ
ータを出力する。
ータを出力する。
パリティ発生回路４は線１６のｎビットのシフト結果と
線１７のｍビットの残りのデータとを入力として、１ビ
ツトの出力データのパリティを発生し線１８に出力する
。チェック回路５は線１５の入力データのパリティと線
１８の出力データのパリティとの一致をチェックして一
致しない時は、線１９のエラー信号を論理「１」にして
エラーがあったことを報告する。
線１７のｍビットの残りのデータとを入力として、１ビ
ツトの出力データのパリティを発生し線１８に出力する
。チェック回路５は線１５の入力データのパリティと線
１８の出力データのパリティとの一致をチェックして一
致しない時は、線１９のエラー信号を論理「１」にして
エラーがあったことを報告する。
第２図はシフ１〜回路３の詳細ブロック図である。
このシフト回路３は右シフト回路３０１．左シフト回路
３０２．右シフトと左シフ１〜の結果を選択する選択回
路３０３によって構成される。右シフト回路３０１は線
１１の右シフト時の挿入データと、線１２のシフトデー
タとを入力として、線３２に右シフｌ−結果を、線３１
に残りのデータを夫々出力する。左シフト回路３０２は
線１２のシフ［ヘデータと線１３の左シフト時の挿入デ
ータとを入力として、線３４に左シフト結果を、線３３
に残りのデータを夫々出力する。
３０２．右シフトと左シフ１〜の結果を選択する選択回
路３０３によって構成される。右シフト回路３０１は線
１１の右シフト時の挿入データと、線１２のシフトデー
タとを入力として、線３２に右シフｌ−結果を、線３１
に残りのデータを夫々出力する。左シフト回路３０２は
線１２のシフ［ヘデータと線１３の左シフト時の挿入デ
ータとを入力として、線３４に左シフト結果を、線３３
に残りのデータを夫々出力する。
選択回路３０３は線２１のシフトモード信号が論理ｆ’
ＯＪの右シフトの時には、線３２の右シフト結果を線１
６にシフト結果として出力し、線３１の残りのデータを
線１７に残りのデータとして出力する。ま／Ｃ１線２１
のシフトモード信号が論理「１」の左シフトの時には、
線３４の左シフ］〜の結果を線１６にシフト結果として
出力し、線３３の残りのデータを線１７に残りのデータ
として出力づる。
ＯＪの右シフトの時には、線３２の右シフト結果を線１
６にシフト結果として出力し、線３１の残りのデータを
線１７に残りのデータとして出力する。ま／Ｃ１線２１
のシフトモード信号が論理「１」の左シフトの時には、
線３４の左シフ］〜の結果を線１６にシフト結果として
出力し、線３３の残りのデータを線１７に残りのデータ
として出力づる。
−５＝
第３図及び第４図に、ｎ＝８．ｍ＝４ （シフト幅１〜
４ビツト）の場合におけるシフトデータの循環シフトの
変化過程を示す。第３図は右シフト回路３０１のデータ
例を示し、ｄｏ〜ｄ３はシフト挿入データであり、ａＯ
〜ａ７は入力データである。第４図は左シフト回路３０
２のデータ例を示し、ＣＯ〜Ｃ３はシフト挿入データで
あり、ａＯ〜ａ７は入力データである。シフト結果は線
３２．３４に出てくるデータであり、線３１．３３に出
てくるデータはチェック用である。
４ビツト）の場合におけるシフトデータの循環シフトの
変化過程を示す。第３図は右シフト回路３０１のデータ
例を示し、ｄｏ〜ｄ３はシフト挿入データであり、ａＯ
〜ａ７は入力データである。第４図は左シフト回路３０
２のデータ例を示し、ＣＯ〜Ｃ３はシフト挿入データで
あり、ａＯ〜ａ７は入力データである。シフト結果は線
３２．３４に出てくるデータであり、線３１．３３に出
てくるデータはチェック用である。
発明の効果
叙上の如く、本発明によれば、シフト演算回路の入力デ
ータと出力データとの両者のパリティを生成してこれ等
を比較することにより、二重化回路を構成することなく
シフト演算結果のチェックが正確に行えるという効果が
ある。特に、挿入データｍに比べて入力データｎの値が
大なる程、ハードウェアの減少という効果は顕著となる
ものである。
ータと出力データとの両者のパリティを生成してこれ等
を比較することにより、二重化回路を構成することなく
シフト演算結果のチェックが正確に行えるという効果が
ある。特に、挿入データｍに比べて入力データｎの値が
大なる程、ハードウェアの減少という効果は顕著となる
ものである。
第１図は本発明の実施例のブロック図、第２図はシフト
回路の具体的構成例を示す図、第３図はシフト回路の右
シフト時のデータ変化を示す図、第４図はシフト回路の
左シフト時のデータ変化を示す図である。 主要部分の符号の説明 ２．４・・・・・・パリティ発生回路 ３・・・・・・シフト回路 ５・・・・・・チェック回路
回路の具体的構成例を示す図、第３図はシフト回路の右
シフト時のデータ変化を示す図、第４図はシフト回路の
左シフト時のデータ変化を示す図である。 主要部分の符号の説明 ２．４・・・・・・パリティ発生回路 ３・・・・・・シフト回路 ５・・・・・・チェック回路
Claims (1)
- シフト前のデータのパリティを生成する第１のパリティ
発生回路と、シフト後のデータのパリティを生成する第
２のパリティ発生回路と、前記第１及び第２のパリティ
発生回路により生成された両パリティの一致状態をチェ
ックするチェック回路とを含むことを特徴とするシフト
演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094171A JPS63259732A (ja) | 1987-04-16 | 1987-04-16 | シフト演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094171A JPS63259732A (ja) | 1987-04-16 | 1987-04-16 | シフト演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63259732A true JPS63259732A (ja) | 1988-10-26 |
Family
ID=14102900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094171A Pending JPS63259732A (ja) | 1987-04-16 | 1987-04-16 | シフト演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63259732A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839645B1 (ja) * | 1971-06-23 | 1983-08-31 | William A Wootten | |
| JPS5968057A (ja) * | 1982-10-12 | 1984-04-17 | Nec Corp | シフト回路 |
| JPS59201149A (ja) * | 1983-04-30 | 1984-11-14 | Toshiba Corp | パリテイ処理方式 |
-
1987
- 1987-04-16 JP JP62094171A patent/JPS63259732A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839645B1 (ja) * | 1971-06-23 | 1983-08-31 | William A Wootten | |
| JPS5968057A (ja) * | 1982-10-12 | 1984-04-17 | Nec Corp | シフト回路 |
| JPS59201149A (ja) * | 1983-04-30 | 1984-11-14 | Toshiba Corp | パリテイ処理方式 |
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