JPS63257457A - 電源回路 - Google Patents
電源回路Info
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- JPS63257457A JPS63257457A JP9134487A JP9134487A JPS63257457A JP S63257457 A JPS63257457 A JP S63257457A JP 9134487 A JP9134487 A JP 9134487A JP 9134487 A JP9134487 A JP 9134487A JP S63257457 A JPS63257457 A JP S63257457A
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- 238000009499 grossing Methods 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
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- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶テレビなどに使用される電源回路に関す
るものである。
るものである。
従来の技術
近年、電源回路は液晶テレビなどの機器に使用されてお
り、その効率の向上を図ることが重要な課題となってい
る。
り、その効率の向上を図ることが重要な課題となってい
る。
以下図面を参照しながら従来の電源回路の一例について
説明する。
説明する。
第６図は従来の電源回路の構成を示すものである。第６
図において、１は入力電圧源であり、例えば乾電池で構
成される。２は制御回路であり、発振器、出力電圧制御
機能、出力負荷短絡時保護機能などを有している。３は
スイッチング素子、４は電源トランスである。５，６，
７．８は整流用ダイオード、９，１０，１１．１２は整
流用コンデンサ、１３，１４，１５．１６は出力電圧端
子である。１７は出力電圧帰還ラインである。
図において、１は入力電圧源であり、例えば乾電池で構
成される。２は制御回路であり、発振器、出力電圧制御
機能、出力負荷短絡時保護機能などを有している。３は
スイッチング素子、４は電源トランスである。５，６，
７．８は整流用ダイオード、９，１０，１１．１２は整
流用コンデンサ、１３，１４，１５．１６は出力電圧端
子である。１７は出力電圧帰還ラインである。
以上のように構成された電源回路について、以下その動
作について説明する。
作について説明する。
第６図に示す電源回路に入力電圧源１が印加されると制
御回路２よシ制御パルスが出力され、この制御パルスに
よりスイッチング素子３がオン。
御回路２よシ制御パルスが出力され、この制御パルスに
よりスイッチング素子３がオン。
オフする。スイッチング素子３の負荷には電源トランス
４の１次側巻線が接続されており、電源トランス４の１
次側巻線の両端にパルス電圧が誘起される。電源トラン
ス４の２次側には、１次側に誘起されたパルス電圧を適
当な振幅のパルス電圧に変換するための複数のタップが
設けられている。
４の１次側巻線が接続されており、電源トランス４の１
次側巻線の両端にパルス電圧が誘起される。電源トラン
ス４の２次側には、１次側に誘起されたパルス電圧を適
当な振幅のパルス電圧に変換するための複数のタップが
設けられている。
電源トランス４の２次側各タップに取シ出されたパルス
電圧は、整流ダイオード６〜８、及び整流コンデンサ９
〜１２によって整流され、出力電圧端子１３〜１６に出
力直流電圧が得られる。本例では、出力電圧端子１３，
１４．１５には正の電圧、出力電圧端子１６には負の電
圧が得られるような構成で示しである。出力電圧端子の
１つ（一般には最も負荷の重い端子。本例では出力電圧
端子１６としている。）から制御回路２へ、出力電圧帰
還ライン１７を介して帰還され、制御回路２よシ出力さ
れる制御パルスのパルス幅または周波数を変化させて、
電源回路は、出力電圧が一定となるよう動作する。
電圧は、整流ダイオード６〜８、及び整流コンデンサ９
〜１２によって整流され、出力電圧端子１３〜１６に出
力直流電圧が得られる。本例では、出力電圧端子１３，
１４．１５には正の電圧、出力電圧端子１６には負の電
圧が得られるような構成で示しである。出力電圧端子の
１つ（一般には最も負荷の重い端子。本例では出力電圧
端子１６としている。）から制御回路２へ、出力電圧帰
還ライン１７を介して帰還され、制御回路２よシ出力さ
れる制御パルスのパルス幅または周波数を変化させて、
電源回路は、出力電圧が一定となるよう動作する。
第６図に、第５図に示す電源回路の整流動作を説明する
電圧波形を示す。尚本例では、正電圧を取シ出す出力電
圧端子１５について論じることとする。第６図に実線で
示すａは、電源トラフ２４０２次側タップに取り出され
たパルス電圧波形を示す。また、第６図に破線で示すｂ
は整流ダイオード７、整流コンデンサ１１でパルス電圧
波形へを整流した出力電圧端子１６の電圧波形を示す。
電圧波形を示す。尚本例では、正電圧を取シ出す出力電
圧端子１５について論じることとする。第６図に実線で
示すａは、電源トラフ２４０２次側タップに取り出され
たパルス電圧波形を示す。また、第６図に破線で示すｂ
は整流ダイオード７、整流コンデンサ１１でパルス電圧
波形へを整流した出力電圧端子１６の電圧波形を示す。
第６図において、時間ｔがｔｏ≦１ （１，のとき整流
ダイオード７は順方向バイアスとなり整流コンデンサ１
１が充電される。このとき出力電圧端子１６の電圧波形
すはパルス電圧波形ａよりダイオード順方向電圧（以下
ｖＤと略す）だけ小さなものとなる。次に時間ｔがｔ＋
＜ ｔ ＜ ｔｚのとき整流ダイオード７は逆方向バイ
アスとなり、整流コンデンサ１１に充電された電荷は負
荷側に放電される。従ってこのときの出力電圧端子１５
の電圧波形すはＯｖに向かってゆるやかに低下する。以
後ｔｏ−１２で述べた充放電動作を繰り返し、出力電圧
端子１６に正の直流電圧が取り出される。
ダイオード７は順方向バイアスとなり整流コンデンサ１
１が充電される。このとき出力電圧端子１６の電圧波形
すはパルス電圧波形ａよりダイオード順方向電圧（以下
ｖＤと略す）だけ小さなものとなる。次に時間ｔがｔ＋
＜ ｔ ＜ ｔｚのとき整流ダイオード７は逆方向バイ
アスとなり、整流コンデンサ１１に充電された電荷は負
荷側に放電される。従ってこのときの出力電圧端子１５
の電圧波形すはＯｖに向かってゆるやかに低下する。以
後ｔｏ−１２で述べた充放電動作を繰り返し、出力電圧
端子１６に正の直流電圧が取り出される。
発明が解決しようとする問題点
しかしながら上記のような構成では、整流用のスイッチ
ング素子としてダイオードを使用しているため、このダ
イオードの順方向電圧ドロップｖＤ（通常０．７ｖ程度
）と負荷より取シ出す負荷電流との積が電力損失として
生じ、電源回路の効率が低下するという問題点を有して
いた。
ング素子としてダイオードを使用しているため、このダ
イオードの順方向電圧ドロップｖＤ（通常０．７ｖ程度
）と負荷より取シ出す負荷電流との積が電力損失として
生じ、電源回路の効率が低下するという問題点を有して
いた。
本発明は上記問題点に鑑み、整流用スイッチング素子に
よる電力損失を小さく抑えることにより、効率の向上を
図った電源回路を提供するものである。
よる電力損失を小さく抑えることにより、効率の向上を
図った電源回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために、本発明の電源回路は、電
源トランスの巻線の一端ＫＦＥＴの一端を接続し、上記
ＦＥＴの他端に平滑回路を接続し、上記ＦＥＴのゲート
に上記一端に加えられる電圧よりも大きな振幅の交流電
圧を上記電源トランスから印加するという構成を備えた
ものである。
源トランスの巻線の一端ＫＦＥＴの一端を接続し、上記
ＦＥＴの他端に平滑回路を接続し、上記ＦＥＴのゲート
に上記一端に加えられる電圧よりも大きな振幅の交流電
圧を上記電源トランスから印加するという構成を備えた
ものである。
作用
本発明は上記した構成によって、整流用スイッチング素
子としてＦＥＴを用い、このＦＥＴのオン、オフ動作を
整流しようとする電圧よシ大きな振幅の電圧により制御
するだめ、理想的なスイッチング動作が実現でき、オン
抵抗の小さなＦＥＴを用いることにより、整流用スイッ
チング素子による電力損失を小さく抑えることができる
ため、電源回路の効率の向上を図ることができる。
子としてＦＥＴを用い、このＦＥＴのオン、オフ動作を
整流しようとする電圧よシ大きな振幅の電圧により制御
するだめ、理想的なスイッチング動作が実現でき、オン
抵抗の小さなＦＥＴを用いることにより、整流用スイッ
チング素子による電力損失を小さく抑えることができる
ため、電源回路の効率の向上を図ることができる。
実施例
以下、本発明の一実施例の電源回路について、図面を参
照しながら説明する。
照しながら説明する。
第１図は本発明の実施例における電源回路の構成を示す
ものである。第１図において、１は入力電圧源、２は制
御回路、３はスイッチング素子、９．１０，１１．１２
は平滑回路としての整流用コンデンサ、１３，１４，１
６．１６は出力電圧端子、１７は出力電圧帰還ラインで
ある。１８は電源トランス、１９，２０，２１．２２は
整流用スイッチング素子として用いられているＦＥＴで
ある。
ものである。第１図において、１は入力電圧源、２は制
御回路、３はスイッチング素子、９．１０，１１．１２
は平滑回路としての整流用コンデンサ、１３，１４，１
６．１６は出力電圧端子、１７は出力電圧帰還ラインで
ある。１８は電源トランス、１９，２０，２１．２２は
整流用スイッチング素子として用いられているＦＥＴで
ある。
以上のように構成された電源回路について、以下その動
作について説明する。
作について説明する。
第１図に示す電源回路に入力電圧源１が印加されると制
御回路２より制御パルスが出力され、この制御パルスに
よりスイッチング素子３がオン。
御回路２より制御パルスが出力され、この制御パルスに
よりスイッチング素子３がオン。
オフ動作をする。スイッチング素子３の負荷には電源ト
ランス１８の１次側巻線が接続されておシ、電源トラン
ス１８の１次側巻線の両端にパルス電圧が誘起される。
ランス１８の１次側巻線が接続されておシ、電源トラン
ス１８の１次側巻線の両端にパルス電圧が誘起される。
電源トランス１８の２次側には、１次側に誘起されたパ
ルス電圧を適当な振幅のパルス電圧に変換するだめの複
数のタップが設けられている。本電源トランスの２次巻
線の構成は従来例のものと異り、出力として取シ出され
るタップ１，２，３．４の他に、更に巻線を巻き上げた
ところからのタップ６．６も必要となる。電源トランス
１８の２次側各市力タツ７”１，２，３．４に取り出さ
れたパルス電圧は、ＦＥＴ１９〜２２、及び整流用コン
デンサ９〜１２によって整流され、出力電圧端子１３〜
１ｅに出力直流電圧が得られる。本例では、出力電圧端
子１３，１４．１５には正の直流電圧、出力電圧端子１
６には負の直流電圧が得られるような構成で示しである
。
ルス電圧を適当な振幅のパルス電圧に変換するだめの複
数のタップが設けられている。本電源トランスの２次巻
線の構成は従来例のものと異り、出力として取シ出され
るタップ１，２，３．４の他に、更に巻線を巻き上げた
ところからのタップ６．６も必要となる。電源トランス
１８の２次側各市力タツ７”１，２，３．４に取り出さ
れたパルス電圧は、ＦＥＴ１９〜２２、及び整流用コン
デンサ９〜１２によって整流され、出力電圧端子１３〜
１ｅに出力直流電圧が得られる。本例では、出力電圧端
子１３，１４．１５には正の直流電圧、出力電圧端子１
６には負の直流電圧が得られるような構成で示しである
。
また、正の直流電圧を取り出すためのＦ ＫＴ１９゜２
０．２１はｎチャネルのものが用いられ、負の直流電圧
を取９出すためのＦＥＴ２２はｐチャネルのものが使用
されている。出力電圧端子の１つ（本例では出力電圧端
子１５）から制御回路２へ、出力電圧帰還ライン１７を
介して帰還され、制御回路２より出力される制御パルス
のパルス幅または周波数を変化させて、電源回路は、出
力電圧が一定となるよう動作する。
０．２１はｎチャネルのものが用いられ、負の直流電圧
を取９出すためのＦＥＴ２２はｐチャネルのものが使用
されている。出力電圧端子の１つ（本例では出力電圧端
子１５）から制御回路２へ、出力電圧帰還ライン１７を
介して帰還され、制御回路２より出力される制御パルス
のパルス幅または周波数を変化させて、電源回路は、出
力電圧が一定となるよう動作する。
第２図に、第１図に示す電源回路の整流動作を説明する
ための電圧波形を示す。尚、本例では正の直流電圧を取
り出す出力電圧端子１６について論じることとする。第
２図に実線で示すａは、電源トランス１８の２次側タッ
プ３に取り出された電圧波形を示す。第２図に一点鎖線
で示すＣはＦＥＴ２１のゲートに加える電圧波形であり
、本例では電源トランス１８の２次側タップ２の電圧を
利用している。ＣはＦＥＴ２１を完全にオン。
ための電圧波形を示す。尚、本例では正の直流電圧を取
り出す出力電圧端子１６について論じることとする。第
２図に実線で示すａは、電源トランス１８の２次側タッ
プ３に取り出された電圧波形を示す。第２図に一点鎖線
で示すＣはＦＥＴ２１のゲートに加える電圧波形であり
、本例では電源トランス１８の２次側タップ２の電圧を
利用している。ＣはＦＥＴ２１を完全にオン。
オフさせるため、ａよりも大きな振幅の交流電圧である
必要がある。
必要がある。
また、第２図に破線で示すｂは、整流用ＦＥＴ２１、整
流用コンデンサ１１でパルス電圧波形ａを整流した出力
電圧端子１５の電圧波形を示す。
流用コンデンサ１１でパルス電圧波形ａを整流した出力
電圧端子１５の電圧波形を示す。
第２図において、時間ｔがｔｏ＜ ｔ≦ｔ１のとき、Ｆ
ＥＴ２１はゲート、 ソース間電圧Ｙｅｓ＞Ｏとなるか
らオンとなり整流用コンデンサ１１が充電される。この
とき出力電圧端子１６の電圧波形すはパルス電圧波形ａ
よシ、ＦＥＴ２１のオン抵抗と負荷電流との積で表わさ
れる電圧（以下ｖ１と略す）だけ小さなものとなる。オ
ン抵抗の小さなＦＥＴを用いることにより、上記ｖ１
は、従来例におけるダイオード順方向電圧ｖＤよりも
小さくすることができる。次に時間ｔがｔｌ＜ｔ＜ｔ２
のとき、Ｆｌ！：Ｔ２１はゲート、ソース間電圧％ｇ＜
Ｏとなるからオフとなり、整流用コンデンサ１１に充電
された電荷は負荷側に放電される。従ってこのときの出
力電圧端子１６の電圧波形すは、Ｏｖに向かってゆるや
かに低下する。以後１ｏ−１２で述べた充放電動作を繰
り返し、出力電圧端子１５に正の直流電圧が取シ出され
る。
ＥＴ２１はゲート、 ソース間電圧Ｙｅｓ＞Ｏとなるか
らオンとなり整流用コンデンサ１１が充電される。この
とき出力電圧端子１６の電圧波形すはパルス電圧波形ａ
よシ、ＦＥＴ２１のオン抵抗と負荷電流との積で表わさ
れる電圧（以下ｖ１と略す）だけ小さなものとなる。オ
ン抵抗の小さなＦＥＴを用いることにより、上記ｖ１
は、従来例におけるダイオード順方向電圧ｖＤよりも
小さくすることができる。次に時間ｔがｔｌ＜ｔ＜ｔ２
のとき、Ｆｌ！：Ｔ２１はゲート、ソース間電圧％ｇ＜
Ｏとなるからオフとなり、整流用コンデンサ１１に充電
された電荷は負荷側に放電される。従ってこのときの出
力電圧端子１６の電圧波形すは、Ｏｖに向かってゆるや
かに低下する。以後１ｏ−１２で述べた充放電動作を繰
り返し、出力電圧端子１５に正の直流電圧が取シ出され
る。
第３図は、第１図に示す電源回路における負の直流電圧
を取り出す出力電圧端子１６について、その整流動作を
説明するだめの電圧波形を示す。
を取り出す出力電圧端子１６について、その整流動作を
説明するだめの電圧波形を示す。
第３図に実線で示すλは、電源トランス１８の２次側タ
ップ４に取り出された電圧波形、一点鎖線で示すＣはＦ
ＥＴ２２のゲートに加える電圧波形であシ、本例では電
源トランス１８の２次側タップ６の電圧を使用している
。ＣはＦＥＴ２２を完全にオン、オフさせるため、乙よ
りも大きな振幅の交流電圧である必要がある。また第３
図に破線で示すｂは、整流用ＦＥＴ２２．ＩＣ用コンデ
ンサ１２でパルス電圧波形ａを整流した出力電圧端子１
６の電圧波形を示す。
ップ４に取り出された電圧波形、一点鎖線で示すＣはＦ
ＥＴ２２のゲートに加える電圧波形であシ、本例では電
源トランス１８の２次側タップ６の電圧を使用している
。ＣはＦＥＴ２２を完全にオン、オフさせるため、乙よ
りも大きな振幅の交流電圧である必要がある。また第３
図に破線で示すｂは、整流用ＦＥＴ２２．ＩＣ用コンデ
ンサ１２でパルス電圧波形ａを整流した出力電圧端子１
６の電圧波形を示す。
第３図において、時間ｔがｔｏ＜ ｔ≦ｔ１ のとき
、ＦＸＴ２２ｄゲー）、ソース間電圧Ｖａｎ＜０となる
からオンとなり整流用コンデンサ１２が充電される。こ
のとき出力電圧端子１６の電圧波形すは、パルス電圧波
形ａより、ＦＥＴ２２のオン抵抗と負荷電流との積で表
わされる電圧（以下ｖ２と略す）だけ小さなものとなる
。次に時間ｔがｔ＋（、ｔ （ｔ２のとき、ＦＥＴ２２
はゲート、ンース間電圧Ｙｅｓ＞Ｏとなるからオフとな
り、整流用コンデンサ１２に充電された電荷は負荷側に
放電される。従ってこのときの出力電圧端子１６の電圧
波形すは、ＯＶに向かってゆるやかに低下する。。
、ＦＸＴ２２ｄゲー）、ソース間電圧Ｖａｎ＜０となる
からオンとなり整流用コンデンサ１２が充電される。こ
のとき出力電圧端子１６の電圧波形すは、パルス電圧波
形ａより、ＦＥＴ２２のオン抵抗と負荷電流との積で表
わされる電圧（以下ｖ２と略す）だけ小さなものとなる
。次に時間ｔがｔ＋（、ｔ （ｔ２のとき、ＦＥＴ２２
はゲート、ンース間電圧Ｙｅｓ＞Ｏとなるからオフとな
り、整流用コンデンサ１２に充電された電荷は負荷側に
放電される。従ってこのときの出力電圧端子１６の電圧
波形すは、ＯＶに向かってゆるやかに低下する。。
以後ｔ。−１２で述べた充放電動作を繰り返し、出力電
圧端子１６に負の直流電圧が取り出される。
圧端子１６に負の直流電圧が取り出される。
以上のように、本実施例によれば、電源トランスの巻線
の一端にＦＥＴの一端を接続し、ＦＥＴの他端に平滑回
路を接続し、ＦＥＴのゲートに−に加えられる電圧より
も大きな振幅の交流電圧を電源トランスから印加する構
成としたため、オン抵抗の小さなＦＥＴを用いることに
より、整流用スイッチング素子による電力損失を小さく
抑えることができるため、電源回路の効率の向上を図る
ことができる。
の一端にＦＥＴの一端を接続し、ＦＥＴの他端に平滑回
路を接続し、ＦＥＴのゲートに−に加えられる電圧より
も大きな振幅の交流電圧を電源トランスから印加する構
成としたため、オン抵抗の小さなＦＥＴを用いることに
より、整流用スイッチング素子による電力損失を小さく
抑えることができるため、電源回路の効率の向上を図る
ことができる。
一例として、各出力端子の負荷電流”１ｏａｄを１００
ｍム、ＦＥＴのオン抵抗Ｆｔｏｎを０．３Ω、とした場
合の整流用スイッチング素子による電力損失Ｐ１゜ｓｓ
を従来例と本発明の実施例の場合とでそれぞれ計算する
と次のようになる。
ｍム、ＦＥＴのオン抵抗Ｆｔｏｎを０．３Ω、とした場
合の整流用スイッチング素子による電力損失Ｐ１゜ｓｓ
を従来例と本発明の実施例の場合とでそれぞれ計算する
と次のようになる。
（１）従来例（第６図の構成）の場合
Ｐ１ｏ５ｓ＝４×ｖ２×工１゜ａｄ
Ｖ 人
：４Ｘ０．７Ｘ０．１ ＝２８ＯｍＷ（２）本発明
の実施例（第１図の構成）の場合Ｐ１゜５ｓ＝４×Ｒｏ
ｎ×（工１゜ａｄ）２＝ ４ Ｘｏ、３’Ｘ０．ＩＡＸ
ｏ、１人＝１２ｍＷまた、本実施例では電源回路の構成
として、フライバック型のもので説明したが、本発明は
チョッパー型や反転型の単一出力の電源回路にも使用す
ることができる。本発明の単一出力電源回路への応用例
を第４図に示す。第４図において、ａはステップアップ
型、ｂはステップダウン型、Ｃは反転型のものである。
の実施例（第１図の構成）の場合Ｐ１゜５ｓ＝４×Ｒｏ
ｎ×（工１゜ａｄ）２＝ ４ Ｘｏ、３’Ｘ０．ＩＡＸ
ｏ、１人＝１２ｍＷまた、本実施例では電源回路の構成
として、フライバック型のもので説明したが、本発明は
チョッパー型や反転型の単一出力の電源回路にも使用す
ることができる。本発明の単一出力電源回路への応用例
を第４図に示す。第４図において、ａはステップアップ
型、ｂはステップダウン型、Ｃは反転型のものである。
発明の効果
以上のように本発明は、電源トランスの巻線の一端にＦ
ＥＴの一端を接続し、そのＦＥＴの他端に平滑回路を接
続し、そのＦＥＴのゲートに一端に加えられる電圧より
も大きさ振幅の交流電圧を電源トランスから印加する構
成としたことにより、オン抵抗の小さなＦＥＴを用いた
ことによって、整流用スイッチング素子による電力損失
を小さく抑えることができるため、電源回路の効率の向
上を図ることができる。
ＥＴの一端を接続し、そのＦＥＴの他端に平滑回路を接
続し、そのＦＥＴのゲートに一端に加えられる電圧より
も大きさ振幅の交流電圧を電源トランスから印加する構
成としたことにより、オン抵抗の小さなＦＥＴを用いた
ことによって、整流用スイッチング素子による電力損失
を小さく抑えることができるため、電源回路の効率の向
上を図ることができる。
第１図は本発明の一実施例における電源回路の構成回路
図、第２図、第３図は第１図の整流動作の説明用波形図
、第４図は本発明の他の実施例の単一出力の電源回路の
構成回路図、第６図は従来例の電源回路の構成回路図、
第６図は第５図の整流動作の説明用波形図である。 １・・・・・・入力電圧源、２・・・・・・制御回路、
３・・・・・・スイッチング素子、９，１０，１１．１
２・・・・・・整流用コンデンサ、１３，１４，１５．
１６・・・・・・出力電圧端子、１７・・・・・・出力
電圧帰還ライン、１８・・・・・・電源トランス、１９
，２０，２１．２２・・・・・・ＦＥＴ０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−人力１υΣ源 ２−一一制糊回路 ３−−−スイッチング素５ ９、ｔｏ、ｌノ、／２−一一整流コンテ゛ン”ワ゛ｔ３
．ｔＬ１．５．１６−−−出、ｏｔｒＬｙ＃Ａ子７フー
ーー出７′ｙｔＡ’Ｍｉ７Ａ ン１８−−−鵞弧原トラ
ンス ｔＱ、２０２７．２２’−ｐＥＴ 第２図 第３図 第４図 （Ｃ）
図、第２図、第３図は第１図の整流動作の説明用波形図
、第４図は本発明の他の実施例の単一出力の電源回路の
構成回路図、第６図は従来例の電源回路の構成回路図、
第６図は第５図の整流動作の説明用波形図である。 １・・・・・・入力電圧源、２・・・・・・制御回路、
３・・・・・・スイッチング素子、９，１０，１１．１
２・・・・・・整流用コンデンサ、１３，１４，１５．
１６・・・・・・出力電圧端子、１７・・・・・・出力
電圧帰還ライン、１８・・・・・・電源トランス、１９
，２０，２１．２２・・・・・・ＦＥＴ０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−人力１υΣ源 ２−一一制糊回路 ３−−−スイッチング素５ ９、ｔｏ、ｌノ、／２−一一整流コンテ゛ン”ワ゛ｔ３
．ｔＬ１．５．１６−−−出、ｏｔｒＬｙ＃Ａ子７フー
ーー出７′ｙｔＡ’Ｍｉ７Ａ ン１８−−−鵞弧原トラ
ンス ｔＱ、２０２７．２２’−ｐＥＴ 第２図 第３図 第４図 （Ｃ）
Claims (2)
- （１）電源トランスの巻線の一端に電界効果トランジス
タ（以下ＦＥＴと略す）の一端を接続し、上記ＦＥＴの
他端に平滑回路を接続し、上記ＦＥＴのゲートに上記一
端に加えられる電圧よりも大きな振幅の交流電圧を上記
電源トランスから印加するようにしたことを特徴とする
電源回路。 - （２）電源トランスに複数のタップを設けてそれぞれの
タップに複数のＦＥＴのそれぞれの一端を接続し、他の
タップからゲート電圧を印加するようにしたことを特徴
とする特許請求の範囲第１項記載の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134487A JPS63257457A (ja) | 1987-04-14 | 1987-04-14 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134487A JPS63257457A (ja) | 1987-04-14 | 1987-04-14 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257457A true JPS63257457A (ja) | 1988-10-25 |
Family
ID=14023804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9134487A Pending JPS63257457A (ja) | 1987-04-14 | 1987-04-14 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120689U (ja) * | 1990-03-23 | 1991-12-11 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840915A (ja) * | 1981-08-20 | 1983-03-10 | リツエンツイア・パテント−フエルヴアルツングス−ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 高周波受信装置用同調装置 |
| JPS58175972A (ja) * | 1982-04-07 | 1983-10-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｄｃ−ｄｃコンバ−タ |
| JPS58175975A (ja) * | 1982-04-07 | 1983-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 電力変換装置 |
| JPS5935564A (ja) * | 1982-08-18 | 1984-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 電力変換装置 |
| JPS5944971A (ja) * | 1982-09-06 | 1984-03-13 | Fujitsu Ltd | Ｄｃ−ｄｃコンバ−タ |
-
1987
- 1987-04-14 JP JP9134487A patent/JPS63257457A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840915A (ja) * | 1981-08-20 | 1983-03-10 | リツエンツイア・パテント−フエルヴアルツングス−ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 高周波受信装置用同調装置 |
| JPS58175972A (ja) * | 1982-04-07 | 1983-10-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｄｃ−ｄｃコンバ−タ |
| JPS58175975A (ja) * | 1982-04-07 | 1983-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 電力変換装置 |
| JPS5935564A (ja) * | 1982-08-18 | 1984-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 電力変換装置 |
| JPS5944971A (ja) * | 1982-09-06 | 1984-03-13 | Fujitsu Ltd | Ｄｃ−ｄｃコンバ−タ |
Cited By (1)
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|---|---|---|---|---|
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