JPS63244762A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、半導体装置及びその製造方法に関するもの
で、特に溝型キャパシタ及びその製造方法に好適な半導
体Ift及びその製造方法に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) This invention relates to a semiconductor device and a method for manufacturing the same, and in particular, a semiconductor Ift suitable for a trench type capacitor and a method for manufacturing the same, and a method for manufacturing the same. Regarding.
(従来の技術〉
近年、半導体集積回路の高集積化に伴い、半導体素子の
寸法を縮小する試みが種々行なわれている。これはMO
Sキャパシタにおいても例外ではない。(Prior art) In recent years, with the increasing integration of semiconductor integrated circuits, various attempts have been made to reduce the dimensions of semiconductor elements.
S capacitors are no exception.
チップ面積を増大することなく蓄積電荷量を大きくした
MOSキャパシタとしては、例えば第4図に示すような
溝型キャパシタが知られている。As a MOS capacitor in which the amount of stored charge is increased without increasing the chip area, a trench type capacitor as shown in FIG. 4, for example, is known.
図において、11はP型の半導体基板である。In the figure, 11 is a P-type semiconductor substrate.
12はこの半導体基板11に形成され素子分離領域であ
る。この素子分離領域12の両側の基板表面には溝13
が形成されている。この溝13の内面及び基板11の上
には、n一層14が形成されている。また、n一層14
の上には、絶縁膜15が形成されている。この絶縁膜1
5及び素子分離領域12の上には、多結晶シリコンから
なるキャパシタ電極16が溝13を埋めるように形成さ
れている。Reference numeral 12 denotes an element isolation region formed on this semiconductor substrate 11. Grooves 13 are formed on the substrate surface on both sides of this element isolation region 12.
is formed. On the inner surface of this groove 13 and on the substrate 11, an n-layer 14 is formed. Also, n one layer 14
An insulating film 15 is formed on top of the insulating film 15 . This insulating film 1
5 and the element isolation region 12, a capacitor electrode 16 made of polycrystalline silicon is formed so as to fill the groove 13.
上記構成においては、n一層14とキャパシタ電極16
を対向電極とする溝キャパシタが形成される。図には、
素子分離領域12の両側に形成された2つの溝型キャパ
シタ171,172を示す。In the above configuration, the n-layer 14 and the capacitor electrode 16
A trench capacitor is formed having the opposite electrode as the opposing electrode. In the diagram,
Two trench capacitors 171 and 172 formed on both sides of the element isolation region 12 are shown.
ところで、このような構成の溝型キャパシタ171.1
72においては、溝13の深さや形状を適宜設定するこ
とにより、溝型キャパシタ171.172の実効面積を
任意に選ぶことができる。これにより、溝型キャパシタ
171゜172の蓄積電荷量を適宜設定することができ
、チップ面積を増大させることなく、大きな蓄積電荷量
を得ることが可能である。By the way, the trench type capacitor 171.1 having such a configuration
In 72, by appropriately setting the depth and shape of the groove 13, the effective area of the groove capacitors 171 and 172 can be arbitrarily selected. Thereby, the amount of accumulated charge in the trench capacitors 171 and 172 can be set appropriately, and it is possible to obtain a large amount of accumulated charge without increasing the chip area.
しかし、上記構成の場合、溝型キャパシタ171.17
2の高密度化に伴って、隣接する溝型キャパシタ171
,172間で干渉リーク電流が発生するという問題を有
する。このリーク電流としては、素子分離領域12の直
下を流れるリーク電流とn−[114の空乏層の伸びに
よるバンチスルー電流とがある。However, in the case of the above configuration, the trench capacitors 171.17
2, the adjacent trench capacitor 171
, 172. This leakage current includes a leakage current flowing directly under the element isolation region 12 and a bunch-through current due to the extension of the n-[114 depletion layer.
したがって、上記リーク電流の発生を防止するには、上
記2種の電流を防止する必要がある。パンチスルー電流
を防止する方法としては、基板濃度を上げる方法とn一
層15の外側、つまり、半導体基板11の内側に、10
7α°3程度のP一層を形成する方法が考えられる。Therefore, in order to prevent the occurrence of the leakage current, it is necessary to prevent the two types of currents described above. Methods for preventing punch-through current include increasing the substrate concentration and adding 10
A method of forming a single layer of P with a diameter of about 7α°3 is conceivable.
しかし、基板11の不純物濃度を上げる方法は、MoS
トランジスタの特性の悪化を招くので実用的ではない。However, the method of increasing the impurity concentration of the substrate 11 is
This is not practical because it causes deterioration of the characteristics of the transistor.
また、基板11の内側に、濃度が101cm−3程度の
P″″層を設ける方法は技術的に難しいので、やはり実
用性がない。Furthermore, the method of providing a P'' layer with a concentration of about 101 cm-3 inside the substrate 11 is technically difficult and therefore impractical.
そこで、溝型キャパシタ171.172間の距離を大き
くする方法が考えられるが、この方法は高密度化に逆行
するものなので採用することはできない。Therefore, a method of increasing the distance between the trench capacitors 171 and 172 can be considered, but this method goes against the trend of increasing density and cannot be adopted.
この他にも第4図に示す構成の溝型キャパシタ171.
172は、n一層14の外側に、バリア層(例えばP″
″層)がないため、ソフトエラーが生じやすいという問
題を有する。In addition to this, there is also a trench type capacitor 171 having the configuration shown in FIG.
172 is a barrier layer (for example, P″
Since there is no layer), there is a problem in that soft errors are likely to occur.
(発明が解決しようとする問題点)
以上述べたように、MOSキャパシタとして使われる溝
型キャパシタにおいては、従来、高密度化に伴いキャパ
シタ間でリーク電流が発生するという問題と、ソフトエ
ラーが生じやすいという問題あった。(Problems to be Solved by the Invention) As described above, in trench capacitors used as MOS capacitors, conventionally, as the density increases, leakage current occurs between capacitors, and soft errors occur. The problem was that it was easy.
そこでこの発明は、溝型キャパシタにおけるキャパシタ
間のリーク電流の発生及びソフトエラーの発生を容易に
防止することが可能な半導体装置及びその製造方法を提
供することを目的とする。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can easily prevent leakage current between capacitors and soft errors in a trench type capacitor.
[発明の構成]
(問題点を解決するための手段)
上記目的を達成するためにこの発明は、半導体基板に形
成された溝の内面に、上記半導体基板と同導電型でこの
半導体基板より高濃度の不純物を含む単結晶半導体層を
形成し、この単結晶半導体層の上に上記半導体基板と逆
導電型の不純物層及び絶縁膜を順次形成するようにした
ものである。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a structure in which a conductive material having the same conductivity type as the semiconductor substrate and having a higher conductivity than the semiconductor substrate is provided on the inner surface of a groove formed in a semiconductor substrate. A single crystal semiconductor layer containing impurities at a high concentration is formed, and an impurity layer of a conductivity type opposite to that of the semiconductor substrate and an insulating film are sequentially formed on the single crystal semiconductor layer.
(作 用)
このような発明を溝型キャパシタ及びその製造方法に適
用すると、上記単結晶半導体層がキャパシタ間のリーク
電流を阻止するとともに、注入エレクトロンのバリア層
となって、ソフトエラーの発生を抑える。(Function) When such an invention is applied to a trench type capacitor and its manufacturing method, the single crystal semiconductor layer prevents leakage current between the capacitors and acts as a barrier layer for injected electrons, thereby preventing the occurrence of soft errors. suppress.
また、上記単結晶半導体層は、上記溝の内面、言い換え
れば、半導体基板の外側に形成されるので、半導体基板
の内側に形成する場合に比べ、容易に形成することがで
きる。Further, since the single crystal semiconductor layer is formed on the inner surface of the groove, in other words, on the outside of the semiconductor substrate, it can be formed more easily than when it is formed on the inside of the semiconductor substrate.
(実施例)
以下、図面を参照してこの発明の一実施例を詳細に説明
する。なお、以下の説明は、この発明を溝型キャパシタ
に適用する場合を代表として説明する。(Embodiment) Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. Note that the following description will be made assuming that the present invention is applied to a trench type capacitor.
第1図(a)〜(e)はこの発明の一実施例を示すもの
で、溝型キャパシタの製造工程を順を追って示したもの
である。FIGS. 1(a) to 1(e) show an embodiment of the present invention, and show the manufacturing process of a trench type capacitor in order.
では、第1図(a)〜(e)を参照しながら、一実施例
の溝型キャパシタの構成とその製造方法を説明する。Now, with reference to FIGS. 1(a) to 1(e), the structure of a trench type capacitor according to an embodiment and its manufacturing method will be described.
(1)第1図(a)において、まず、P型の半導体基板
21に選択酸化法により、素子分離領域22を形成する
。次に、この素子分離領域22及び基板21の上に、絶
縁膜23を例えば3000A程度の厚さにして形成する
。次に、写真蝕刻法によりレジスト24をバターニング
する。次に、このレジスト24をマスクにして、反応性
イオンエツチング法により、絶fiW7i23をエツチ
ングし、基板21を露出させる。第1図(a)は以上の
処理が済んだ状態を示す。(1) In FIG. 1(a), first, element isolation regions 22 are formed on a P-type semiconductor substrate 21 by selective oxidation. Next, an insulating film 23 is formed on the element isolation region 22 and the substrate 21 to a thickness of, for example, about 3000 Å. Next, the resist 24 is patterned by photolithography. Next, using the resist 24 as a mask, the anti-fiW7i 23 is etched by reactive ion etching to expose the substrate 21. FIG. 1(a) shows the state after the above processing has been completed.
(2)次に、第1図(b)において、まず、レジスト2
4を除去する。この優、絶縁膜23をマスクにして3μ
m反応性イオンエツチング法により、基板21をエツチ
ングし、溝25を形成する。第1図(b)はこの処理が
済んだ状態を示す。(2) Next, in FIG. 1(b), first, resist 2
Remove 4. This excellent, using the insulating film 23 as a mask,
The substrate 21 is etched by reactive ion etching to form grooves 25. FIG. 1(b) shows the state after this process has been completed.
(3)次に、第1図(C)において、溝25の内面、選
択エピタキシャル成長法により、基板21と同導電型で
かつこの基板21より不純物濃度の高い単結晶半導体層
26を形成する。ここで、この単結晶半導体層26の濃
度は1017c11−3程度に設定され、膜厚は0.3
μmに設定されている。第1図(C)は単結晶半導体層
26の形成が済んだ状態を示す。(3) Next, in FIG. 1C, a single crystal semiconductor layer 26 having the same conductivity type as the substrate 21 and having a higher impurity concentration than the substrate 21 is formed on the inner surface of the groove 25 by selective epitaxial growth. Here, the concentration of this single crystal semiconductor layer 26 is set to about 1017c11-3, and the film thickness is 0.3
It is set to μm. FIG. 1C shows a state in which the single crystal semiconductor layer 26 has been formed.
(4)次に、第1図(d)にいて、単結晶半導体層26
の上に、選択エピタキシャル成長法により、基板21と
逆導電型の単結晶半導体層27を形成する。この単結晶
半導体1i127の濃度は例えば約10190”3に設
定され、厚さは例えば0.1μm程度に設定される。第
1図(d)は、この単結晶半導体層27の形成が済んだ
状態を示す。なお、この単結晶半導体層27の上端部で
は、n一層27は半導体基板21と接触し、次の第1図
(e)で説明するn一層18、つまり、MOSトランジ
スタのソース・ドレイン領域と電気的に接続するように
なっている。(4) Next, in FIG. 1(d), the single crystal semiconductor layer 26
A single crystal semiconductor layer 27 of a conductivity type opposite to that of the substrate 21 is formed thereon by selective epitaxial growth. The concentration of this single crystal semiconductor 1i127 is set to, for example, about 10190"3, and the thickness is set to about 0.1 μm, for example. FIG. 1(d) shows the state after the formation of this single crystal semiconductor layer 27. At the upper end of this single crystal semiconductor layer 27, the n-layer 27 is in contact with the semiconductor substrate 21, and the n-layer 18, which will be explained next in FIG. It is designed to be electrically connected to the area.
(5)次に、第1図(e)において、まず、絶縁膜23
を除去し、基板21の表面領域に選択的にMOSトラン
ジスタのソース・ドレイン領域となるn一層18を形成
する。このn一層28は上記の如く、単結晶半導体層2
7と接続される。次に、単結晶半導体層27の上及びn
一層28の上に、ゲート絶縁膜29を形成する。次に、
ゲート絶縁膜29及び素子分離領域22の上にキャパシ
タ電極30を形成する。この場合、溝25の中は、キャ
パシタ電極30によって埋められる。(5) Next, in FIG. 1(e), first, the insulating film 23
is removed, and an n-type layer 18 is selectively formed on the surface region of the substrate 21 to serve as the source/drain region of the MOS transistor. As described above, this n layer 28 is the single crystal semiconductor layer 2.
Connected to 7. Next, on the single crystal semiconductor layer 27 and on the n
A gate insulating film 29 is formed on the first layer 28 . next,
A capacitor electrode 30 is formed on the gate insulating film 29 and the element isolation region 22. In this case, the inside of the groove 25 is filled with the capacitor electrode 30.
以上により、lN結晶半導体M27とキャパシタ電極3
0とを対向電極とする溝型キャパシタが形成される。第
1図(a)は素子分離領域22の両側に溝型キャパシタ
311,312を形成する場合を示す。As described above, the lN crystal semiconductor M27 and the capacitor electrode 3
A trench type capacitor is formed with 0 and 0 as opposing electrodes. FIG. 1(a) shows a case where trench type capacitors 311 and 312 are formed on both sides of the element isolation region 22.
以上述べたようにこの実施例は、溝25の上に、基板2
1と同導電型の単結晶半導体層26を形成し、この上に
、キャパシタ本体を形成するようにしたものである。As described above, in this embodiment, the substrate 2 is placed on the groove 25.
A single crystal semiconductor layer 26 of the same conductivity type as 1 is formed, and a capacitor body is formed thereon.
このような構成によれば、単結晶半導体層26によって
、溝型キャパシタ311,312間にリーク電流が流れ
るのを防止することができる。With such a configuration, the single crystal semiconductor layer 26 can prevent leakage current from flowing between the trench capacitors 311 and 312.
また、単結晶半導体層26は、注入エレクトロンに対し
てバリア層となるため、ソフトエラーの発生を抑制する
ことができる。Furthermore, since the single crystal semiconductor layer 26 serves as a barrier layer against injected electrons, it is possible to suppress the occurrence of soft errors.
また、単結晶半導体26は、溝25の外側、つまり基板
21の中ではなく、溝25の内側、つまり基板21の外
側に形成されるので、容易に形成することができる。Furthermore, the single crystal semiconductor 26 is formed not outside the trench 25, that is, inside the substrate 21, but inside the trench 25, that is, outside the substrate 21, and therefore can be easily formed.
第2図(a)〜(e)はこの発明の他の実施例を示すも
ので、先の第1図(a)〜(θ)と同様、溝型キャパシ
タの製造工程を順を追って示すものである。Figures 2 (a) to (e) show other embodiments of the present invention, and similarly to Figures 1 (a) to (θ), they show the manufacturing process of a trench type capacitor in order. It is.
(1)第2図(a)は先の第1図fb)の状態に対応す
る。つまり、絶縁膜23をマスクにして、例えば3μm
反応性イオンエツチング法により、基板21をエツチン
グし、溝25を形成した状態を示す。(1) FIG. 2(a) corresponds to the state shown in FIG. 1 fb). That is, using the insulating film 23 as a mask,
The substrate 21 is etched by the reactive ion etching method to form grooves 25.
(2)この状態より、第2図(b)において、選択エピ
タキシャル成長法により、溝25を埋めるように、基板
21と同導電型の単結晶半導体により単結晶半導体充填
部41を形成する。この単結晶半導体充填部41の濃度
は、例えば1017cm−3程度に設定されている。(2) From this state, as shown in FIG. 2B, a single-crystal semiconductor filling portion 41 is formed using a single-crystal semiconductor of the same conductivity type as the substrate 21 so as to fill the groove 25 by selective epitaxial growth. The concentration of this single crystal semiconductor filling portion 41 is set to, for example, about 1017 cm-3.
(3)次に、第2図(C)において、単結晶半導体層4
1の中央部を除いた基板21上のすべての領域に、写真
蝕刻法により、レジスト42をバターニングする。次に
、このレジスト42をマスクとして、反応性イオンエツ
チング法により、単結晶半導体充填部41をエツチング
して溝43を形成することにより、先の第1図(C)で
説明したような単結晶半導体層26を形成する。(3) Next, in FIG. 2(C), the single crystal semiconductor layer 4
A resist 42 is patterned on all areas on the substrate 21 except for the center part 1 by photolithography. Next, using this resist 42 as a mask, the single-crystal semiconductor filling portion 41 is etched by reactive ion etching to form a groove 43, thereby forming a single-crystal semiconductor as described above in FIG. 1(C). A semiconductor layer 26 is formed.
(4)後は、第2図(d)、 (e)に示すように、レ
ジスト42を除去した債、先の実施例と同様、半結晶半
導体29、ゲート絶縁膜30、キャパシタ電極31を順
次形成し、溝型キャパシタ321゜322を得る。(4) After that, as shown in FIGS. 2(d) and 2(e), the resist 42 is removed, and the semi-crystalline semiconductor 29, the gate insulating film 30, and the capacitor electrode 31 are sequentially formed as in the previous embodiment. trench type capacitors 321 and 322 are obtained.
上述したような製造方法によっても、先の実施例と同様
の効果を青ることができることが勿論である。Of course, the same effects as in the previous embodiment can also be achieved by the manufacturing method as described above.
以上この発明の実施例2つ程説明したが、この発明は、
このような実施例に限定されるものではないことは勿論
である。Although two embodiments of this invention have been described above, this invention
Of course, the present invention is not limited to this embodiment.
例えば、先の実施例では、基板21と逆導電型の単結晶
半導体層27を、基板21と同導電型の単結晶半導体層
26の上に全面的に形成する場合を説明したが、第3図
に示すように溝25の側面に対応する部分にのみ形成す
るようにしてもよいことは勿論である。For example, in the previous embodiment, a case was described in which the single crystal semiconductor layer 27 of the opposite conductivity type to the substrate 21 is formed entirely on the single crystal semiconductor layer 26 of the same conductivity type as the substrate 21. It goes without saying that the grooves 25 may be formed only in portions corresponding to the side surfaces of the grooves 25 as shown in the figure.
このような構成によれば、基板21と同導電型の単結晶
半導体層26が素子分離領域を兼えるため、微細にMO
Sキャパシタを侍ることができる。According to such a configuration, the single crystal semiconductor layer 26 of the same conductivity type as the substrate 21 also serves as an element isolation region, so that the MO
S capacitor can be used.
また、先の実施例では、第2導電型の不純物層を、単結
晶半導体を用いて構成する場合を説明したが、ASSG
、 PSG 、 ASdOped Po1yなどの固相
拡散、またはインプラを用いて形成してもよいことは勿
論である。In addition, in the previous embodiment, the case where the second conductivity type impurity layer was formed using a single crystal semiconductor was explained, but ASSG
Of course, it may be formed using solid phase diffusion such as , PSG, ASdOped Poly, or implantation.
また、この発明は、溝型キャパシタやその¥J造方法以
外にも適用可能なことは勿論である。Moreover, it goes without saying that the present invention is applicable to other than trench type capacitors and their manufacturing method.
この他にも、この発明は、発明の要旨を逸脱しない範囲
で種々様々変形実施可能なことは勿論である。It goes without saying that this invention can be modified in many other ways without departing from the gist of the invention.
[発明の効果]
以上述べたようにこの発明によれば、溝型キャパシタに
おけるキャパシタ間リーク電流やソフトエラーを1lJ
lItに防止することができる半導体装置やその製造方
法を提供することができる。[Effects of the Invention] As described above, according to the present invention, leakage current between capacitors and soft errors in a trench type capacitor can be reduced by 1 lJ.
It is possible to provide a semiconductor device and a method for manufacturing the same that can prevent lIt.
第1図はこの発明の第1の実施例を示す断面図、第2図
は同じく第2の実施例を示す断面図、第3図は同じく第
3の実施例を示す断面図、第4図は従来の溝型キャパシ
タの構成及び製造方法を示す断面図である。
21・・・半導体基板、22・・・素子分離領域、23
・・・絶縁膜、24・・・レジスト、25・・・溝、2
6゜27・・・単結晶半導体層、28・・・n″″層、
29・・・ゲ出願人代理人 弁理士 鈴江武彦
j11図
第1図
第2図
第3図FIG. 1 is a cross-sectional view showing a first embodiment of the invention, FIG. 2 is a cross-sectional view showing the second embodiment, FIG. 3 is a cross-sectional view showing the third embodiment, and FIG. 1 is a cross-sectional view showing the structure and manufacturing method of a conventional trench type capacitor. 21... Semiconductor substrate, 22... Element isolation region, 23
...Insulating film, 24...Resist, 25...Groove, 2
6゜27...single crystal semiconductor layer, 28...n'''' layer,
29...Ge Applicant's Representative Patent Attorney Takehiko Suzuej11Figure 1Figure 2Figure 3
Claims (6)
の不純物を含み、上記溝の内面に形成された単結晶半導
体層と、 この単結晶半導体層上に形成された第2導電型の不純物
層と、 この第2導電型の不純物層上に形成された絶縁膜と、 を具備したことを特徴とする半導体装置。(1) a groove formed in a semiconductor substrate of a first conductivity type; a single crystal semiconductor layer having the same conductivity type as the semiconductor substrate and containing a higher concentration of impurities than the semiconductor substrate, and formed on the inner surface of the groove; A semiconductor device comprising: a second conductivity type impurity layer formed on the single crystal semiconductor layer; and an insulating film formed on the second conductivity type impurity layer.
層上において、上記溝の側面に対応する部分に形成され
ていることを特徴とする特許請求の範囲第1項記載の半
導体装置。(2) The semiconductor device according to claim 1, wherein the second conductivity type impurity layer is formed on the single crystal semiconductor layer in a portion corresponding to the side surface of the groove. .
半導体基板より高濃度の不純物を含んだ単結晶半導体層
を形成する第2の工程と、 上記単結晶半導体層の上に第2導電型の不純物層を形成
する第3の工程と、 上記不純物層の上に絶縁膜を形成する第4の工程と、 を具備したことを特徴とする半導体装置の製造方法。(3) Forming a groove in a semiconductor substrate of a first conductivity type, and forming a single crystal semiconductor layer on the inner surface of the groove that has the same conductivity type as the semiconductor substrate and contains impurities at a higher concentration than the semiconductor substrate. a second step of forming an impurity layer of a second conductivity type on the single crystal semiconductor layer; and a fourth step of forming an insulating film on the impurity layer. A method for manufacturing a semiconductor device, characterized in that:
と、 上記被膜を選択的に除去して上記半導体基板を露出させ
る工程と、 上記選択的に除去された被膜をマスクとしてエッチング
により上記半導体基板に溝を形成する工程と、 を具備したことを特徴とする特許請求の範囲第3項記載
の半導体装置の製造方法。(4) The first step includes: forming a film on the semiconductor substrate of the first conductivity type; selectively removing the film to expose the semiconductor substrate; 4. The method of manufacturing a semiconductor device according to claim 3, further comprising the step of forming a groove in the semiconductor substrate by etching using the removed film as a mask.
、選択エピタキシャル成長法により形成されることを特
徴とする特許請求の範囲第3項記載の半導体装置の製造
方法。(5) The method of manufacturing a semiconductor device according to claim 3, wherein in the second step, the single crystal semiconductor layer is formed by selective epitaxial growth.
の不純物を含む単結晶半導体で上記溝を埋めるようにし
て単結晶半導体充填部を形成する工程と、 上記単結晶半導体充填部をエッチングして溝を形成する
ことにより、上記単結晶半導体層を形成する工程と、 を具備したことを特徴とする特許請求の範囲第3項記載
の半導体装置の製造方法。(6) The second step is a step of forming a single crystal semiconductor filling portion by filling the groove with a single crystal semiconductor of the same conductivity type as the semiconductor substrate and containing a higher concentration of impurities than the semiconductor substrate; A method for manufacturing a semiconductor device according to claim 3, comprising: forming the single crystal semiconductor layer by etching the single crystal semiconductor filling part to form a groove. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62078647A JPS63244762A (en) | 1987-03-31 | 1987-03-31 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62078647A JPS63244762A (en) | 1987-03-31 | 1987-03-31 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63244762A true JPS63244762A (en) | 1988-10-12 |
Family
ID=13667655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62078647A Pending JPS63244762A (en) | 1987-03-31 | 1987-03-31 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63244762A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5217919A (en) * | 1992-03-19 | 1993-06-08 | Harris Corporation | Method of forming island with polysilicon-filled trench isolation |
-
1987
- 1987-03-31 JP JP62078647A patent/JPS63244762A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5217919A (en) * | 1992-03-19 | 1993-06-08 | Harris Corporation | Method of forming island with polysilicon-filled trench isolation |
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