JP3369692B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP3369692B2 JP3369692B2 JP34558793A JP34558793A JP3369692B2 JP 3369692 B2 JP3369692 B2 JP 3369692B2 JP 34558793 A JP34558793 A JP 34558793A JP 34558793 A JP34558793 A JP 34558793A JP 3369692 B2 JP3369692 B2 JP 3369692B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- semiconductor substrate
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体素子及びその製
造方法に関し、特にソース／ドレーン領域をフローティ
ングさせて、接合リーク電流および絶縁特性を向上させ
た半導体素子（ＭＯＳトランジスタ）の製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a method for manufacturing a semiconductor device ( MOS transistor ) in which a source / drain region is floated to improve junction leakage current and insulation characteristics.
【０００２】[0002]
【従来の技術】図１〜図６は、一般のＭＯＳトランジス
タの製造工程図である。図１を参照すれば、ｐ型基板１
１上にパッド酸化膜１３とパッド窒化膜１５を順次形成
する。パッド窒化膜１５上にフォトレジスト膜１７を塗
布し、パターニングしてアクティブ領域１９とフィール
ド領域２０を決める。図２を参照すれば、フォトレジス
ト膜１７をマスクとしてパッド窒化膜１５とパッド酸化
膜１３とを順次エッチングしてフィールド領域２０のシ
リコン基板１１を露出させ、フォトレジスト膜１７を全
部除去する。2. Description of the Related Art FIGS. 1 to 6 are manufacturing process diagrams of a general MOS transistor. Referring to FIG. 1, a p-type substrate 1
A pad oxide film 13 and a pad nitride film 15 are sequentially formed on the first layer 1. A photoresist film 17 is applied on the pad nitride film 15 and patterned to define an active region 19 and a field region 20. Referring to FIG. 2, the pad nitride film 15 and the pad oxide film 13 are sequentially etched using the photoresist film 17 as a mask to expose the silicon substrate 11 in the field region 20, and the photoresist film 17 is completely removed.
【０００３】その後図３に示すように、フィールド酸化
工程により露出されたシリコン基板１１で酸化膜を成長
させて素子分離用フィールド酸化膜２１を肉厚に形成す
る。さらに図４に示すように、フィールド酸化用パッド
酸化膜１３とパッド窒化膜１５を全部除去し、基板１１
に限界電圧（Ｖｒ）調節用イオンを注入する。基板１１
上に薄膜の酸化膜２３を成長させた後、ポリシリコン膜
２５を蒸着させ、パターニングしてゲート酸化膜および
ゲートを形成する（図５）。Thereafter, as shown in FIG. 3, an oxide film is grown on the silicon substrate 11 exposed by the field oxidation process to form a field oxide film 21 for element isolation in a thick thickness. Further, as shown in FIG. 4, the pad oxide film 13 for field oxidation and the pad nitride film 15 are completely removed to remove the substrate 11
Ions for adjusting the limit voltage (Vr) are implanted into. Board 11
After growing a thin oxide film 23 on it, a polysilicon film 25 is deposited and patterned to form a gate oxide film and a gate (FIG. 5).
【０００４】最後に、図６のように、ゲート２５をマス
クとしてｎ型不純物のイオン注入してソース／ドレーン
領域２７を形成する。しかし図６に示すＭＯＳトランジ
スタは、アクティブ領域１９間の分離のための分離領域
にフィールド酸化膜２１のみが使用されるので分離領域
の平面的な損失が大きい。ソース／ドレーン領域２７で
あるｎ型拡散領域がｐ型基板１１に直接形成されてｐｎ
接合を形成する。このｐｎ接合がリーク通路として作用
するという問題点がある。Finally, as shown in FIG. 6, source / drain regions 27 are formed by ion implantation of n-type impurities using the gate 25 as a mask. However, in the MOS transistor shown in FIG. 6, only the field oxide film 21 is used as the isolation region for isolation between the active regions 19, so that the planar loss of the isolation region is large. The n-type diffusion region, which is the source / drain region 27, is formed directly on the p-type substrate 11 and the pn
Form a bond. There is a problem that this pn junction acts as a leak passage.
【０００５】また、図４のようにフィールド酸化膜２１
が肉厚に形成されてシリコン基板１１とある段差を形成
している。この段差は後工程の時、すなわちフォトリソ
グラフィ工程の時の問題となる。Further, as shown in FIG. 4, the field oxide film 21
Are thickly formed to form a step with the silicon substrate 11. This step difference becomes a problem in the later process, that is, in the photolithography process.
【０００６】素子の縮小化に対する要求はＬＳＩに形成
される個々のトランジスタの大きさを減少させた。また
トランジスタの間の領域も減少する。トランジスタ間の
素子分離領域に肉厚の酸化膜を用いる高集積ＭＯＳトラ
ンジスタは、トランジスタ間の領域がますます極小化す
るにしたがってトランジスタ間のパンチスルーが問題と
なった。このパンチスルー問題を解決するための方法と
しては、トランジスタ間のシリコン基板１１の表面の濃
度を高くドーピングする方法がある。この方法は基板の
濃度が増加すると接合容量が大きくなり、これによる素
子の高速動作が影響を受ける問題がある。この問題を解
決するためのものとして、アクティブ層と基板とを電気
的に絶縁させる絶縁膜が、シリコン基板上に形成された
構造を有するＳＯＩ（ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）半導体素子が提案された。The demand for device miniaturization has reduced the size of individual transistors formed in an LSI. Also, the area between the transistors is reduced. In a highly integrated MOS transistor that uses a thick oxide film in an element isolation region between transistors, punch-through between the transistors becomes a problem as the region between the transistors is further miniaturized. As a method for solving the punch-through problem, there is a method of doping the surface of the silicon substrate 11 between the transistors with a high concentration. This method has a problem that as the concentration of the substrate increases, the junction capacitance increases, which affects the high-speed operation of the device. As a solution to this problem, an SOI (silicon on Insu) having a structure in which an insulating film for electrically insulating the active layer and the substrate is formed on a silicon substrate.
A semiconductor device has been proposed.
【０００７】図７は一般的なＳＯＩ ＭＯＳトランジス
タの断面図である。符号３１はシリコン基板、３２はシ
リコン基板３１のｐ型シリコンアクティブ層３３を電気
的に絶縁させる埋設酸化膜、３４，３５はｎ型ソース／
ドレーン領域、３６はゲート絶縁膜である薄膜の酸化
膜、および３７はゲートをそれぞれ示す。前記ＳＯＩ
ＭＯＳトランジスタは、ゲート３７に印加された電圧に
したがって、アクティブ層３３が減少するので、ドレー
ン領域３５とアクティブ層３３との間に印加されるドレ
ーン電界を抑制させるのみならず、しきい値電圧の短チ
ャネル効果までも抑制させる。またドレーン領域３５の
下方の埋設酸化膜３２の厚さを増加すれば、寄生接合容
量までも減少させることができる。したがって、ＳＯＩ
ＭＯＳトランジスタは高集積度および高速動作の特性
を得られる利点がある。FIG. 7 is a sectional view of a general SOI MOS transistor. Reference numeral 31 is a silicon substrate, 32 is a buried oxide film that electrically insulates the p-type silicon active layer 33 of the silicon substrate 31, and 34 and 35 are n-type sources /
A drain region, 36 is a thin oxide film which is a gate insulating film, and 37 is a gate. The SOI
In the MOS transistor, since the active layer 33 decreases in accordance with the voltage applied to the gate 37, not only the drain electric field applied between the drain region 35 and the active layer 33 is suppressed but also the threshold voltage It also suppresses the short channel effect. Further, if the thickness of the buried oxide film 32 below the drain region 35 is increased, the parasitic junction capacitance can also be reduced. Therefore, SOI
The MOS transistor has an advantage that characteristics of high integration and high speed operation can be obtained.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、アクテ
ィブ層３３の下方の埋設酸化膜３２の厚さを非常に肉厚
に形成すると、ドレーン電界が埋設酸化膜３２を通じて
アクティブ層３３の電界分布に逆に影響を及ぼして短チ
ャネル効果を増加させる。一方、アクティブ層３３下方
の埋設酸化膜３２の厚さを図７の厚さより薄く形成する
と、短チャネル効果は抑制されるがドレーン領域３５の
下方の埋設酸化膜３２の厚さの減少による寄生容量が増
加されて高速動作の特性を得ることができないこととな
る。本発明の目的は、接合リーク電流および絶縁特性を
向上するフローティングソース／ドレーン領域を有する
半導体素子（ＭＯＳトランジスタ）の製造方法を提供す
ることにある。However, if the buried oxide film 32 below the active layer 33 is formed to have a very large thickness, the drain electric field is reversed to the electric field distribution of the active layer 33 through the buried oxide film 32. Affects and increases short channel effects. On the other hand, if the thickness of the buried oxide film 32 below the active layer 33 is made thinner than that of FIG. 7, the short channel effect is suppressed, but the parasitic capacitance due to the decrease in the thickness of the buried oxide film 32 below the drain region 35. Is increased, and the characteristics of high speed operation cannot be obtained. It is an object of the present invention to have floating source / drain regions that improve junction leakage current and insulation properties.
It is to provide a method for manufacturing a semiconductor element ( MOS transistor ) .
【０００９】[0009]
【００１０】上記目的を達成するために本発明の製造方
法は、半導体基板（７１）上にフィールド酸化膜（８
１）を形成するステップと、半導体基板（７１）の全面
に酸化膜（８３）および窒化膜（８５）を形成するステ
ップと、窒化膜（８５）上にフォトレジスト膜（８７）
を塗布しパターニングしてチャネル領域（８９）を定め
るステップと、フォトレジスト膜（８７）をマスクとし
てチャネル領域（８９）上の窒化膜（８５）および酸化
膜（８３）をエッチングし半導体基板（７１）を露出す
るステップと、露出された半導体基板（７１）上にエピ
タキシャル層（９１）を形成し、ついで半導体基板（７
１）にしきい値電圧調節用イオンを注入するステップ
と、窒化膜（８５）および酸化膜（８３）を除去してチ
ャネル領域（８９）を除いた半導体基板（７１）を露出
することにより溝部（９２）を提供するステップと、エ
ピタキシャル層（９１）の側壁にスペーサ（９３）を形
成するステップと、露出された半導体基板（７１）とエ
ピタキシャル層（９１）の表面に埋設酸化膜（９５）を
形成するステップと、スペーサ（９３）を除去するステ
ップと、ポリシリコン膜（９７）を肉厚に蒸着してエッ
チングバックして溝部（９２）を完全に詰めて全ての表
面を平坦化するステップと、エピタキシャル層（９１）
およびフィールド酸化膜（８１）に隣接したポリシリコ
ン膜の表面上にゲート酸化膜（９９）とゲート（１０
１）を順次形成するステップと、ゲート（１０１）をマ
スクとして溝部（９２）に詰められたポリシリコン膜
（９７）に不純物をイオン注入しソース／ドレーン領域
を形成するステップとを含み、かつ上記各ステップをこ
の順番で行うことを特徴とする。In order to achieve the above object, the manufacturing method of the present invention is such that a field oxide film (8 ) is formed on a semiconductor substrate (71).
1) , a step of forming an oxide film (83) and a nitride film (85) on the entire surface of the semiconductor substrate (71) , and a photoresist film (87) on the nitride film (85 ).
A step of defining a channel region (89) is applied and patterned, and a photoresist film (87) and etching the nitride layer (85) and oxide film (83) on the channel region (89) as a mask semiconductors substrate ( 71) is exposed, and an epitaxial layer (91) is formed on the exposed semiconductor substrate (71) , and then the semiconductor substrate (7 ) is formed.
1) implanting threshold voltage adjusting ions, and removing the nitride film (85) and the oxide film (83) to expose the semiconductor substrate (71) excluding the channel region (89 ) to expose the trench ( 92), forming spacers (93) on the sidewalls of the epitaxial layer (91) , and forming a buried oxide film (95) on the exposed surface of the semiconductor substrate (71) and the epitaxial layer (91). A step of forming, a step of removing the spacer (93), and a step of vapor-depositing the polysilicon film (97) thickly and etching back to completely fill the groove portion (92) to flatten all the surfaces. , Epitaxial layer (91)
And a gate oxide film (99) and a gate (10 ) on the surface of the polysilicon film adjacent to the field oxide film (81).
1) a step of sequentially forming, and a polysilicon film filled in the trench portion (92) using the gate (101) as a mask
The impurities (97) viewed including the steps of forming an ion implanted source / drain regions, and this the above steps
It is characterized by performing in the order of .
【００１１】[0011]
【実施例】以下、本発明の実施例を図面に基づいて詳述
する。図８〜図２０は、本発明の第１実施例によるＭＯ
Ｓトランジスタの製造工程図である。図８を参照すれ
ば、ｐ型基板７１上に第１酸化膜７３と第１窒化膜７５
とを順次形成し、窒化膜７５上にフォトレジスト膜７７
を塗布し、パターニングしてアクティブ領域７９とフィ
ールド領域８０を定める。図９に示すように、前記フォ
トレジスト膜７７をマスクとしてフィールド領域８０上
の第１窒化膜７５および第１酸化膜７３をエッチングし
てシリコン基板７１を露出させる。さらに、フィールド
酸化工程を行って露出されたシリコン基板７１で酸化膜
を成長させてフィールド酸化膜８１を形成する（図１
０）。フィールド酸化膜８１を形成した後、第１窒化膜
７５および第１酸化膜７３を全部除去する。Embodiments of the present invention will now be described in detail with reference to the drawings. 8 to 20 show an MO according to the first embodiment of the present invention.
It is a manufacturing process drawing of an S transistor. Referring to FIG. 8, the first oxide film 73 and the first nitride film 75 are formed on the p-type substrate 71.
And are sequentially formed, and a photoresist film 77 is formed on the nitride film 75.
Is applied and patterned to define active areas 79 and field areas 80. As shown in FIG. 9, the first nitride film 75 and the first oxide film 73 on the field region 80 are etched using the photoresist film 77 as a mask to expose the silicon substrate 71. Further, a field oxidation process is performed to grow an oxide film on the exposed silicon substrate 71 to form a field oxide film 81 (FIG. 1).
0). After forming the field oxide film 81, the first nitride film 75 and the first oxide film 73 are entirely removed.
【００１２】図１１〜図１３は、エピタクシマスク層
（ｅｐｉｔａｘｙ ｍａｓｋ ｌａｙｅｒ）を形成する
ための工程を示す。基板の全面に第２酸化膜８３と第２
窒化膜８５とを順次形成し［図１１］、フォトレジスト
膜８７を第２窒化膜８５上に塗布し、図３４，３５に示
したパターンマスクを用いてパターニングしてチャネル
領域８９を定める［図１２参照］。11 to 13 show steps for forming an epitaxy mask layer. The second oxide film 83 and the second oxide film are formed on the entire surface of the substrate.
A nitride film 85 is sequentially formed [FIG. 11], a photoresist film 87 is applied on the second nitride film 85, and patterned using the pattern masks shown in FIGS. 34 and 35 to define a channel region 89 [FIG. 12].
【００１３】すなわち、図３４，３５に示したパターン
マスクを用いる場合、ポジティブフォトレジスト膜８７
を用いて、チャネル領域８９の以外のフォトレジスト膜
８７を残し、チャネル領域８９に相当する部分のフォト
レジスト膜８７に相当するフォトレジスト膜８７はフォ
トエッチングして除去する。フォトレジスト膜８７をマ
スクとして第２窒化膜８５と第２酸化膜８３とをエッチ
ングしてチャネル領域８９に相当するシリコン基板７１
を露出させる［図１３参照］。That is, when the pattern mask shown in FIGS. 34 and 35 is used, the positive photoresist film 87 is used.
Using, the photoresist film 87 other than the channel region 89 is left, and the photoresist film 87 corresponding to the photoresist film 87 in the portion corresponding to the channel region 89 is removed by photoetching. The second nitride film 85 and the second oxide film 83 are etched using the photoresist film 87 as a mask to etch the silicon substrate 71 corresponding to the channel region 89.
Are exposed [see FIG. 13].
【００１４】図１４に示すように、第２酸化膜８３およ
び第２窒化膜８５をマスク層として露出された基板７１
上にエピタキシャル層９１を成長させる。ついで基板７
１にイオンを注入してしきい値電圧（ＶT ）を調節す
る。その後、エピタクシマスク層である第２酸化膜８３
および第２窒化膜８５を全部除去する（図１５）。した
がって、シリコン基板７１はエピタキシャル層９１の成
長によって溝部９２を有する。図１６のように、第３窒
化膜を基板全面に蒸着して異方性エッチングし、エピタ
キシャル層９１の側壁に窒化膜スペーサ９３を形成す
る。As shown in FIG. 14, the substrate 71 exposed by using the second oxide film 83 and the second nitride film 85 as a mask layer.
An epitaxial layer 91 is grown on top. Then board 7
The threshold voltage (V T ) is adjusted by implanting ions at 1. Then, the second oxide film 83, which is an epitaxy mask layer, is formed.
And the second nitride film 85 is entirely removed (FIG. 15). Therefore, the silicon substrate 71 has the groove portion 92 by the growth of the epitaxial layer 91. As shown in FIG. 16, a third nitride film is deposited on the entire surface of the substrate and anisotropically etched to form a nitride film spacer 93 on the sidewall of the epitaxial layer 91.
【００１５】露出されたシリコン基板７１およびエピタ
キシャル層９１の表面に埋設酸化膜９５を形成する（図
１７）。埋設酸化膜９５は露出された基板７１やエピタ
キシャル層９１を酸化させて形成するか、または化学蒸
着法により蒸着させて形成する。A buried oxide film 95 is formed on the exposed surfaces of the silicon substrate 71 and the epitaxial layer 91 (FIG. 17). The buried oxide film 95 is formed by oxidizing the exposed substrate 71 or the epitaxial layer 91, or by vapor deposition by a chemical vapor deposition method.
【００１６】図１８のように、その後窒化膜スペーサ９
３を全部除去し、ポリシリコン膜９７を基板全面に蒸着
する。エッチングバック工程によりフィールド酸化膜８
１が露出されるまでポリシリコン膜９７をエッチングバ
ックすれば、溝部９２にポリシリコン膜９７が完全に詰
められた状態で基板の全ての表面を平坦化させることが
できる。Then, as shown in FIG. 18, the nitride film spacer 9 is formed.
All 3 is removed and a polysilicon film 97 is deposited on the entire surface of the substrate. Field oxide film 8 by etching back process
By etching back the polysilicon film 97 until 1 is exposed, the entire surface of the substrate can be planarized with the polysilicon film 97 completely filled in the groove 92.
【００１７】さらに図１９のように、基板全面に薄膜の
酸化膜およびポリシリコン膜を蒸着し、パターニングし
てエピタキシャル層９１上にゲート酸化膜９９およびゲ
ート１０１を形成する。ゲート１０１をマスクとして溝
部９２に詰められたポリシリコン膜９７に不純物をイオ
ン注入する（図２０）。不純物のイオン注入されたポリ
シリコン膜９７はＭＯＳトランジスタのソース／ドレー
ン領域として作用する。Further, as shown in FIG. 19, a thin oxide film and a polysilicon film are deposited on the entire surface of the substrate and patterned to form a gate oxide film 99 and a gate 101 on the epitaxial layer 91. Impurities are ion-implanted into the polysilicon film 97 filled in the trench 92 using the gate 101 as a mask (FIG. 20). The impurity-implanted polysilicon film 97 acts as a source / drain region of the MOS transistor.
【００１８】図２１〜図３３は本発明の第２実施例によ
るＭＯＳトランジスタの製造工程図である。図２１を参
照すれば、シリコン基板１１１上に第１酸化膜１１３と
第１窒化膜１１５とを順次形成し、その上にフォトレジ
スト膜１１７を塗布し、パターニングしてアクティブ領
域１１９およびフィールド領域１２０を形成する。21 to 33 are manufacturing process diagrams of a MOS transistor according to the second embodiment of the present invention. Referring to FIG. 21, a first oxide film 113 and a first nitride film 115 are sequentially formed on a silicon substrate 111, a photoresist film 117 is coated on the first oxide film 113 and the first nitride film 115, and patterned to form an active region 119 and a field region 120. To form.
【００１９】その後、図２２のように、フォトレジスト
膜１１７をマスクとして第１窒化膜１１５および第１酸
化膜１１３をエッチングしてフィールド領域１２０に相
当するシリコン基板１１１を露出させ、残っているフォ
トレジスト膜１１７を除去する。フィールド酸化工程を
行って図２３のようにフィールド酸化膜１２１を形成す
る。Then, as shown in FIG. 22, the first nitride film 115 and the first oxide film 113 are etched using the photoresist film 117 as a mask to expose the silicon substrate 111 corresponding to the field region 120, and the remaining photo. The resist film 117 is removed. A field oxidation process is performed to form a field oxide film 121 as shown in FIG.
【００２０】フィールド酸化工程を行ってフィールド酸
化膜１２１を形成した後、図２４のように基板全面に基
板エッチング用マスク層として第２酸化膜１２３および
第２窒化膜１２５を形成する。その第２窒化膜１２５上
に、さらにフォトレジスト膜１２７を塗布した後、図３
４，３５に示したパターンマスクを用いてパターニング
する。これによりチャネル領域１２９が定められる。こ
の時、第２実施例ではネガティブレジスト膜を用いてチ
ャネル領域１２９の以外のフォトレジスト膜１２７はフ
ォトエッチングにより全部除去し、チャネル領域１２９
上のフォトレジスト膜１２７のみを残す。After forming a field oxide film 121 by performing a field oxidation process, a second oxide film 123 and a second nitride film 125 are formed on the entire surface of the substrate as a mask layer for etching the substrate, as shown in FIG. After further applying a photoresist film 127 on the second nitride film 125,
Patterning is performed using the pattern masks shown in Nos. 4 and 35. This defines the channel region 129. At this time, in the second embodiment, the photoresist film 127 except the channel region 129 is entirely removed by photoetching using the negative resist film, and the channel region 129 is removed.
Only the upper photoresist film 127 is left.
【００２１】フォトレジスト膜１２７をマスクとして第
２窒化膜１２５および第２酸化膜１２３をエッチングし
て図２６のようにシリコン基板１１１を露出させ、残っ
ているフォトレジスト膜１２７を除去する。図２７のよ
うに、第２窒化膜１２５および第２酸化膜１２３をマス
クとして露出されたシリコン基板１１１をエッチングし
て溝部としてのトレンチ１３１を形成する。図２８のよ
うに、マスク層である第２窒化膜１２５および第２酸化
膜１２３を全部除去し、限界電圧を調節するためのイオ
ン注入工程を施す。その後、基板全面に窒化膜を形成し
異方性エッチングしてトレンチ１３１の側壁に窒化膜ス
ペーサ１３３を形成する（図２９）。The second nitride film 125 and the second oxide film 123 are etched using the photoresist film 127 as a mask to expose the silicon substrate 111 as shown in FIG. 26, and the remaining photoresist film 127 is removed. As shown in FIG. 27, the exposed silicon substrate 111 is etched using the second nitride film 125 and the second oxide film 123 as a mask to form a trench 131 as a groove. As shown in FIG. 28, the second nitride film 125 and the second oxide film 123, which are mask layers, are all removed, and an ion implantation process for adjusting the limit voltage is performed. Then, a nitride film is formed on the entire surface of the substrate and anisotropically etched to form a nitride film spacer 133 on the sidewall of the trench 131 (FIG. 29).
【００２２】図３０のように、露出されたシリコン基板
１１１およびトレンチ１３１内のシリコン基板１１１’
に埋設酸化膜１３５を形成する。埋設酸化膜１３５は、
露出されたシリコン基板１１１，１１１’を酸化させて
形成するか、または化学蒸着法により蒸着させてシリコ
ン基板１１１，１１１’上に形成する。As shown in FIG. 30, the exposed silicon substrate 111 and the silicon substrate 111 ′ in the trench 131 are exposed.
A buried oxide film 135 is formed on the substrate. The buried oxide film 135 is
The exposed silicon substrate 111, 111 'is formed by being oxidized or is deposited by a chemical vapor deposition method to be formed on the silicon substrate 111, 111'.
【００２３】基板上にポリシリコン膜１３７を肉厚蒸着
し、シリコン基板１１１が露出されるまでエッチングバ
ックして基板表面を平坦化させる（図３１）。これでポ
リシリコン膜１３７はトレンチ１３１内に完全に詰めら
れ、シリコン基板１１１上の埋設酸化膜１３５はエッチ
ングバック工程時に除去され、トレンチ１３１内の埋設
酸化膜１３１のみが残ることとなる。図３２にように、
シリコン基板１１１上に薄膜の酸化膜およびポリシリコ
ン膜を形成した後、パターニングしてゲート酸化膜１３
９およびゲート１４１を形成する。図３３のように、ゲ
ート１４１をマスクとしてトレンチ１３１内に詰められ
たポリシリコン膜１３７に不純物をイオンを注入してソ
ース／ドレーン領域形成する。A polysilicon film 137 is thickly deposited on the substrate and etched back until the silicon substrate 111 is exposed to flatten the substrate surface (FIG. 31). As a result, the polysilicon film 137 is completely filled in the trench 131, the buried oxide film 135 on the silicon substrate 111 is removed during the etching back process, and only the buried oxide film 131 in the trench 131 remains. As shown in FIG. 32,
After forming a thin oxide film and a polysilicon film on the silicon substrate 111, patterning is performed to form the gate oxide film 13.
9 and the gate 141 are formed. As shown in FIG. 33, using the gate 141 as a mask, impurities are ion-implanted into the polysilicon film 137 filled in the trench 131 to form source / drain regions.
【００２４】前記ＭＯＳトランジスタを製造する場合、
ｎ型ＭＯＳトランジスタの場合には、ｐ型シリコン基板
にｎ型不純物をイオン注入してｎ型ソース／ドレーン領
域を形成する。これに比べてｐ型ＭＯＳトランジスタの
場合にはｎ型シリコン基板にｐ型不純物をイオン注入し
てｐ型ソース／ドレーン領域を形成する。When manufacturing the MOS transistor,
In the case of an n-type MOS transistor, an n-type impurity is ion-implanted into a p-type silicon substrate to form an n-type source / drain region. On the other hand, in the case of a p-type MOS transistor, p-type impurities are ion-implanted into an n-type silicon substrate to form p-type source / drain regions.
【００２５】図３４，３５は本発明の第１実施例および
第２実施例で用いられるパターンマスクを示す図面であ
って、図３４は通常の方向に配列されたセルである場
合、図３５は対角線の方向に配列されたセルである場合
である。FIGS. 34 and 35 are views showing pattern masks used in the first and second embodiments of the present invention. FIG. 34 shows cells arranged in a normal direction, and FIG. This is the case of cells arranged in a diagonal direction.
【００２６】[0026]
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。１．フローティングソース
／ドレーン領域の直下に、薄膜の埋設酸化膜が形成され
るのでソース／ドレーン領域を覆うこととなって、接合
リークを減少させる。２．フローティングソース／ドレ
ーン領域の直下に形成された埋設酸化膜が、素子分離用
フィールド酸化膜のような役割を行うので分離領域の面
積を低減させることができる。３．ソース／ドレーン領
域が、フィールド酸化膜と平面をなすこととなって、そ
れらの間の段差を低減させるので、その後のフォトリソ
グラフィ工程を容易に行うことができる。As described above, according to the present invention,
The following effects can be obtained. 1. Since a thin buried oxide film is formed immediately below the floating source / drain region, it covers the source / drain region and reduces junction leakage. 2. The buried oxide film formed immediately below the floating source / drain region functions as a field isolation film for element isolation, so that the area of the isolation region can be reduced. 3. Since the source / drain regions form a plane with the field oxide film to reduce the step between them, the subsequent photolithography process can be easily performed.
【図１】従来のＭＯＳトランジスタの製造工程図であ
る。FIG. 1 is a manufacturing process diagram of a conventional MOS transistor.
【図２】従来のＭＯＳトランジスタの製造工程図であ
る。FIG. 2 is a manufacturing process diagram of a conventional MOS transistor.
【図３】従来のＭＯＳトランジスタの製造工程図であ
る。FIG. 3 is a manufacturing process diagram of a conventional MOS transistor.
【図４】従来のＭＯＳトランジスタの製造工程図であ
る。FIG. 4 is a manufacturing process diagram of a conventional MOS transistor.
【図５】従来のＭＯＳトランジスタの製造工程図であ
る。FIG. 5 is a manufacturing process diagram of a conventional MOS transistor.
【図６】従来のＭＯＳトランジスタの製造工程図であ
る。FIG. 6 is a manufacturing process diagram of a conventional MOS transistor.
【図７】従来のＳＯＩ ＭＯＳトランジスタの断面図で
ある。FIG. 7 is a cross-sectional view of a conventional SOI MOS transistor.
【図８】本発明の第１実施例によるＭＯＳトランジスタ
の製造工程図である。FIG. 8 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図９】本発明の第１実施例によるＭＯＳトランジスタ
の製造工程図である。FIG. 9 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１０】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 10 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１１】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 11 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１２】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 12 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１３】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 13 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１４】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 14 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１５】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 15 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１６】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 16 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１７】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 17 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１８】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 18 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図１９】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 19 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図２０】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 20 is a manufacturing process diagram of a MOS transistor according to the first embodiment of the present invention.
【図２１】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 21 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２２】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 22 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２３】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 23 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２４】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 24 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２５】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 25 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２６】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 26 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２７】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 27 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２８】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 28 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図２９】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 29 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図３０】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 30 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図３１】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 31 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図３２】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 32 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図３３】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。FIG. 33 is a manufacturing process diagram of a MOS transistor according to a second embodiment of the present invention.
【図３４】本発明で用いられるパターンマスクを示す図
面である。FIG. 34 is a view showing a pattern mask used in the present invention.
【図３５】本発明で用いられるパターンマスクを示す図
面である。FIG. 35 is a view showing a pattern mask used in the present invention.
７１，１１１ シリコン基板 ７３，８３，１１３ 酸化膜 ７５，８５，１１５，１２５ 窒化膜 ７７，１２７ フォトレジスト膜 ７９，１１９ アクティブ領域 ８１，１２１ フィールド酸化膜 ８９，１２９ フィールド領域 ９１ エピタキシャル層 ９２ 溝部 ９３，１３３ スペーサ ９５，１３５ 埋設酸化膜 ９７，１３７ ポリシリコン膜 １３１ トレンチ ９９，１３９ ゲート酸化膜 １０１，１４１ ゲート 71,111 Silicon substrate 73,83,113 oxide film 75,85,115,125 Nitride film 77,127 photoresist film 79,119 Active area 81,121 Field oxide film 89,129 field area 91 Epitaxial layer 92 groove 93,133 spacer 95,135 Buried oxide film 97,137 Polysilicon film 131 trench 99,139 Gate oxide film 101,141 gate
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−133142（ＪＰ，Ａ) 特開 平３−188665（ＪＰ，Ａ) 特開 平５−82547（ＪＰ，Ａ) 特開 平５−315610（ＪＰ，Ａ) 特開 平２−58370（ＪＰ，Ａ) 特開 昭52−36982（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-3-133142 (JP, A) JP-A-3-188665 (JP, A) JP-A-5-82547 (JP, A) JP-A-5- 315610 (JP, A) JP-A-2-58370 (JP, A) JP-A-52-36982 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/78
Claims (8)
するステップと、 前記半導体基板の全面に酸化膜および窒化膜を形成する
ステップと、 前記窒化膜上にフォトレジスト膜を塗布しパターニング
してチャネル領域を定めるステップと、 前記フォトレジスト膜をマスクとしてチャネル領域上の
前記窒化膜および酸化膜をエッチングして半導体基板を
露出するステップと、 露出された半導体基板上にエピタキシャル層を形成し、
ついで半導体基板にしきい値電圧調節用イオンを注入す
るステップと、 前記窒化膜および酸化膜を除去してチャネル領域を除い
た半導体基板を露出することにより溝部を提供するステ
ップと、 前記エピタキシャル層の側壁にスペーサを形成するステ
ップと、 露出された半導体基板とエピタキシャル層の表面に埋設
酸化膜を形成するステップと、 前記スペーサを除去するステップと、 ポリシリコン膜を肉厚に蒸着してエッチングバックして
前記溝部を完全に詰めて全ての表面を平坦にするステッ
プと、 前記エピタキシャル層およびフィールド酸化膜に隣接し
た前記ポリシリコン膜の表面上にゲート酸化膜とゲート
を順次形成するステップと、 前記ゲートをマスクとして前記溝部に詰められたポリシ
リコン膜に不純物をイオン注入しソース／ドレーン領域
を形成するステップと を含み、かつ前記各ステップをこ
の順番で行う ことを特徴とする半導体素子の製造方法。1. A field oxide film is formed on a semiconductor substrate.
And a step of forming an oxide film and a nitride film on the entire surface of the semiconductor substrate.
Step, applying a photoresist film on the nitride film and patterning
To define the channel region, and using the photoresist film as a mask,
The nitride film and the oxide film are etched to form a semiconductor substrate.
Exposing and forming an epitaxial layer on the exposed semiconductor substrate,
Next, implant threshold voltage adjusting ions into the semiconductor substrate.
And removing the nitride film and the oxide film to remove the channel region.
Exposed semiconductor substrate to provide a groove portion.
And a step for forming spacers on the sidewalls of the epitaxial layer.
Embedded in the surface of the exposed semiconductor substrate and epitaxial layer
Forming an oxide film, removing the spacers, thickly depositing a polysilicon film and etching back.
Steps to completely fill the groove and flatten all surfaces
And flop, adjacent to the epitaxial layer and the field oxide film
A gate oxide film and a gate on the surface of the polysilicon film
And forming the policy filled in the trench with the gate as a mask.
Source / drain region by ion implantation of impurities into the recon film
And forming each of the steps described above.
A method for manufacturing a semiconductor device , which is performed in the order of .
あることを特徴とする請求項１記載の半導体素子の製造
方法。2. The photoresist film is positive
Manufacturing a semiconductor device according to claim 1, characterized in that there
Way .
が、前記エピタキシャル層の形成のときマスク層として
作用することを特徴とする請求項１記載の半導体素子の
製造方法。3. The remaining nitride film and oxide film
As a mask layer when forming the epitaxial layer
As claimed in claim 1, wherein the act
Manufacturing method .
板およびエピタキシ ャル層の表面を酸化させて形成する
ことを特徴とする請求項１記載の半導体素子の製造方
法。 4. The buried oxide film is an exposed semiconductor substrate.
Production side of the semiconductor device according to claim 1, wherein <br/> be formed by oxidizing the surface of the plate and an epitaxial layer
Law .
により蒸着させて形成することを特徴とする請求項１記
載の半導体素子の製造方法。 5. The buried oxide film is formed by chemical vapor deposition.
2. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is formed by vapor deposition .
の時、酸化マスク層として役割をすることを特徴とする
請求項１記載の半導体素子の製造方法。 6. The buried oxide film is formed on the spacer.
At the time of, it functions as an oxidation mask layer.
The method for manufacturing a semiconductor device according to claim 1 .
とを特徴とする請求項１記載の半導体素子の製造方法。7. The spacer comprises a nitride film.
The method for manufacturing a semiconductor device according to claim 1 , wherein:
の時、前記フィールド酸化膜がエッチングストップとし
て作用することを特徴とする請求項１記載の半導体素子
の製造方法。 8. The etching back of the polysilicon film
When The method as claimed in claim 1, wherein said field oxide layer and wherein the act Te as an etching stop <br/>.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34558793A JP3369692B2 (en) | 1993-12-22 | 1993-12-22 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34558793A JP3369692B2 (en) | 1993-12-22 | 1993-12-22 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202177A JPH07202177A (en) | 1995-08-04 |
| JP3369692B2 true JP3369692B2 (en) | 2003-01-20 |
Family
ID=18377608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34558793A Expired - Fee Related JP3369692B2 (en) | 1993-12-22 | 1993-12-22 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3369692B2 (en) |
-
1993
- 1993-12-22 JP JP34558793A patent/JP3369692B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202177A (en) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6153455A (en) | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer | |
| US5374575A (en) | Method for fabricating MOS transistor | |
| JP2960925B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH098321A (en) | Transistor structure of semiconductor element and its manufacture | |
| US5593928A (en) | Method of making a semiconductor device having floating source and drain regions | |
| JPH07130834A (en) | Semiconductor device and manufacture thereof | |
| JP3369692B2 (en) | Method for manufacturing semiconductor device | |
| JPH09172062A (en) | Semiconductor device and its manufacture | |
| JP3002964B2 (en) | Manufacturing method of bipolar semiconductor device | |
| KR0132507B1 (en) | Semiconductor device and its manufacturing method | |
| JPH07106557A (en) | Semiconductor device and manufacture of the same | |
| KR100626908B1 (en) | A method for forming a field oxide of semiconductor device | |
| JPH0521789A (en) | Field effect type transistor and its manufacture | |
| US7446377B2 (en) | Transistors and manufacturing methods thereof | |
| JPS63305566A (en) | Semiconductor device and manufacture thereof | |
| JP2904068B2 (en) | Method for manufacturing semiconductor device | |
| KR100305205B1 (en) | Method for manufacturing semiconductor device | |
| KR100257068B1 (en) | Semiconductor device and method for fabricating the same | |
| JP3848782B2 (en) | Manufacturing method of semiconductor device | |
| KR970011503B1 (en) | Method for manufacturing mos transitor | |
| KR100944346B1 (en) | A method for forming a field oxide of a semiconductor device | |
| KR100821467B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100268867B1 (en) | Semiconductor device and method for fabricating the same | |
| JP3412884B2 (en) | Method for manufacturing semiconductor device | |
| US20020163038A1 (en) | Semiconductor device and method for fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071115 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121115 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121115 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131115 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |