KR100541697B1 - DRAM cell transistor manufacturing method - Google Patents
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Abstract
본 발명은 디램의 셀 트랜지스터 제조방법에 관한 것으로, 종래 디램의 셀 트랜지스터 제조방법은 상호 반대 도전형인 소스 및 드레인과 기판의 계면에 공핍영역이 형성되고, 필드산화막 형성을 위한 트랜치구조 형성시 상기 공핍영역이 형성되는 기판 영역에 손상을 주어 공핍영역 내에서 누설전류가 발생함으로써, 디램의 리프레시 특성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 제 1도전형의 기판에 트랜치구조를 형성하는 단계와; 상기 트랜치구조내에 버퍼산화막을 형성하는 단계와; 상기 버퍼산화막이 형성된 트랜치구조 내에 필드산화막을 형성하는 단계와; 상기 트랜치구조의 사이 기판에 상기 제 1도전형과는 반대 도전형인 제 2도전형의 소스 및 드레인을 포함하는 모스 트랜지스터를 형성하는 단계로 이루어지는 디램의 셀 트랜지스터 제조방법에 있어서, 상기 트랜치구조의 내측면에 증착된 버퍼산화막의 측면에 고농도의 제 1도전형 불순물 이온이 포함된 측벽을 형성하는 공핍영역 축소단계를 더 포함하여 기판과 동일한 도전형의 불순물을 고농도로 갖는 물질을 필드산화막의 측면에 형성하여 상호 반대 도전형인 소스와 기판, 드레인과 기판의 사이에 형성되는 공핍영역의 폭을 줄임으로써, 필드산화막 형성에 의해 발생하는 트랩을 상기 공핍영역의 밖에 위치하도록 하여 그 트랩에 의한 누설전류의 발생을 방지하여 디램의 리프레시 특성을 향상시키는 효과가 있다.The present invention relates to a method of manufacturing a cell transistor of a DRAM, and a method of manufacturing a cell transistor of a conventional DRAM has a depletion region formed at an interface between a source, a drain, and a substrate having opposite conductivity types, and the depletion when forming a trench structure for forming a field oxide film. There is a problem in that the refresh characteristics of the DRAM are deteriorated by damaging the substrate region where the region is formed to generate a leakage current in the depletion region. In view of the above problems, the present invention includes forming a trench structure in a substrate of a first conductivity type; Forming a buffer oxide film in the trench structure; Forming a field oxide film in the trench structure in which the buffer oxide film is formed; A method for manufacturing a cell transistor of a DRAM comprising: forming a MOS transistor on a substrate between the trench structures, the MOS transistor including a source and a drain of a second conductive type opposite to the first conductive type. A depletion region reduction step of forming a sidewall containing a high concentration of the first conductivity type impurity ions on the side of the buffer oxide film deposited on the side, the material having a high concentration of impurities of the same conductivity type as the substrate on the side of the field oxide film By reducing the width of the depletion region formed between the source and the substrate, the drain and the substrate of opposite conductivity type, so that the trap generated by the field oxide film formation is located outside the depletion region, There is an effect to prevent the occurrence of the improvement of the refresh characteristics of the DRAM.
Description
본 발명은 디램의 셀 트랜지스터 제조방법에 관한 것으로, 셀 트랜지스터의 측면기판 하부에 형성되는 분리구조 내에 도전형 측벽을 형성하여 기판영역과의 일함수차를 감소시켜 공핍영역의 폭감소를 통해 디램의 리프레시 특성을 개선하는데 적당하도록 한 디램의 셀 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a cell transistor of a DRAM, wherein a conductive sidewall is formed in an isolation structure formed under the side substrate of the cell transistor to reduce the work function difference with the substrate region, thereby reducing the width of the DRAM through the depletion region. The present invention relates to a method for manufacturing a cell transistor of a DRAM suitable for improving refresh characteristics.
일반적으로, 디램(dynamic random access memory)은 필드산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 모스 트랜지스터를 제조한 후, 상기 모스 트랜지스터의 드레인에 접속되는 커패시터를 형성함과 아울러 상기 모스 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터를 포함하여 구성된다. 그 특성으로는 커패시터를 사용하여 전기적인 신호를 저장함으로써 자연방전에 의한 데이터의 손실을 방지하기 위해 일정한 시간마다 저장된 데이터를 다시 리프레시(refresh)해야 하며, 이와 같은 종래 디램의 셀 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a dynamic random access memory (DRAM) defines a device formation region by forming a separation structure such as a field oxide film on a substrate, manufactures a MOS transistor in the device formation region, and then connects the capacitor to the drain of the MOS transistor. And a plurality of cell transistors manufactured by connecting a bit line to a source of the MOS transistor. In order to prevent the loss of data caused by natural discharge by storing electrical signals using capacitors, the stored data must be refreshed at regular time intervals. Referring to the drawings in detail as follows.
도1a 내지 도1d는 종래 디램의 셀 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 P형 기판(1)의 일부영역을 식각하여 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 증착하는 단계(도1a)와; 상기 패드산화막(2)의 상부전면에 산화막을 증착하고 평탄화하여 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성하는 단계(도1b)와; 상기 트랜치구조의 사이의 기판(1) 상부에 위치하는 패드산화막(2)의 상부 중앙에 게이트전극(4)을 형성하고, 그 게이트전극(4)의 측면 기판(1) 하부에 N형 불순물 이온을 이온주입하여 소스 및 드레인(5)을 형성하는 단계(도1c)와; 상기 게이트전극(4)의 상부 및 측면에 산화막(6)을 형성하고, 상기 소스 및 드레인(5)에 접속되는 플러그(7)를 형성하는 단계(도1d)로 구성된다.1A to 1D are cross-sectional views of a conventional process for manufacturing a cell transistor of a DRAM. As shown in FIG. 1, a portion of the P-type substrate 1 is etched to form a trench structure, and a trench structure of the substrate 1 on which the trench structure is formed is shown. Depositing a pad oxide film 2 on the top (FIG. 1A); Depositing and planarizing an oxide film on the top surface of the pad oxide film 2 to form a field oxide film 3 located in the trench structure (FIG. 1B); The gate electrode 4 is formed at the center of the upper portion of the pad oxide film 2 positioned above the substrate 1 between the trench structures, and the N-type impurity ions are formed below the side substrate 1 of the gate electrode 4. Ion implantation to form a source and a drain 5 (FIG. 1C); An oxide film 6 is formed on the top and side surfaces of the gate electrode 4, and a plug 7 connected to the source and drain 5 is formed (Fig. 1D).
상기와 같은 과정을 일반적인 모스 트랜지스터의 제조과정과 동일하며, 이를 좀 더 상세히 설명한다.The above process is the same as the manufacturing process of the general MOS transistor, it will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 기판(1)의 일부영역을 노출시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 건식식각공정으로 상기 노출된 기판(1)의 상부를 식각하여 트랜치구조를 형성한다.First, as shown in FIG. 1A, a photoresist (not shown) is coated on the substrate 1 and exposed and developed to form a pattern for exposing a portion of the substrate 1. In the dry etching process using the formed photoresist as an etching mask, an upper portion of the exposed substrate 1 is etched to form a trench structure.
그 다음, 상기 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 얇게 증착한다. 이때의 패드산화막(2)중 트랜치구조가 형성되지 않은 기판(1)의 상부영역에 증착된 영역은 게이트산화막과 이온주입시 버퍼로 사용할 수도 있다.Next, a thin pad oxide film 2 is deposited on the substrate 1 on which the trench structure is formed. At this time, the region deposited in the upper region of the substrate 1 in which the trench structure is not formed in the pad oxide layer 2 may be used as a buffer for the gate oxide layer and ion implantation.
그 다음, 도1b에 도시한 바와 같이 상기 패드산화막(2)의 상부에 상기 트랜치구조가 채워질수 있도록 산화막을 충분히 두껍게 증착하고, 그 증착된 산화막을 평탄화하여 상기 패드산화막(2)을 노출시켜, 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성한다.Then, as illustrated in FIG. 1B, an oxide film is sufficiently thick so that the trench structure is filled on the pad oxide film 2, and the deposited oxide film is planarized to expose the pad oxide film 2. A field oxide film 3 is formed in the trench structure.
그 다음, 도1c에 도시한 바와 같이 상기 패드산화막(2)의 상부에 N형의 불순물이 도핑된 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 게이트전극(4)을 형성한다. 이때, 상기 게이트전극의 패턴과 동일한 높이의 패턴을 상기 필드산화막(3)의 상부에도 형성하여 이후의 공정에서 단차발생을 줄인다.Next, as shown in FIG. 1C, polycrystalline silicon doped with N-type impurities is deposited on the pad oxide layer 2, and patterned through a photolithography process to form a gate electrode 4. In this case, a pattern having the same height as that of the gate electrode is formed on the field oxide layer 3 to reduce the generation of steps in a subsequent process.
그 다음, 상기 게이트 전극(4)의 측면 기판(1) 하부에 불순물 이온을 주입하여 N형의 소스 및 드레인(5)을 형성한다.Next, impurity ions are implanted into the lower side substrate 1 of the gate electrode 4 to form an N-type source and drain 5.
그 다음, 도1d에 도시한 바와 같이 상기 기판(1)상에 형성된 게이트 전극(4)과 필드산화막(3)의 상부에 형성된 게이트패턴의 상부 및 측면에 산화막(6)을 형성하여 이후의 공정으로 인해 게이트전극에 손상을 주는 것을 방지한다.Next, as shown in FIG. 1D, an oxide film 6 is formed on the side and the side of the gate electrode 4 formed on the substrate 1 and the gate pattern formed on the field oxide film 3, and then the subsequent steps are performed. This prevents damage to the gate electrode.
그 다음, 상기 산화막(6)과 노출된 소스 및 드레인(5)의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 산화막(6) 사이에 노출된 소스 및 드레인(5) 각각에 접속되는 플러그(7)를 형성한다.Next, a polysilicon is deposited on the oxide film 6 and the upper surface of the exposed source and drain 5, and patterned to be connected to each of the exposed source and drain 5 between the oxide film 6. 7) form.
상기 도1d에 도시한 바와 같이 필드산화막(3) 상의 N형의 게이트전극(4)과 N형의 소스 및 드레인(5)은 P형의 기판(1)과 도전형이 서로 반대이므로 P형의 기판(1) 내에 일함수 차이로 인한 공핍영역(DEPLETION)이 형성된다. 상기에서 P형의 기판(1)에 발생되는 공핍영역 내에 트랜치 형성시 발생되는 식각 손상으로 인한 트랩 준위가 존재하게 된다. 이러한 트랩 준위는 열 전자발생 및 재결합(thermal generation/recombination) 전류의 소스로 작용하여 누설전류를 발생시킨다. 특히, 필드산화막(3) 상의 N형의 게이트전극(4)과 P형의 기판(1) 사이에는 공핍영역이 트렌치와 기판(1)의 접합면을 따라 형성되므로 누설전류의 량이 증가된다.As shown in FIG. 1D, the N-type gate electrode 4 and the N-type source and drain 5 on the field oxide film 3 are opposite to each other because the P-type substrate 1 and the conductive type are opposite to each other. The depletion region DEPLETION is formed in the substrate 1 due to the work function difference. The trap level due to the etching damage generated when the trench is formed in the depletion region generated in the P-type substrate 1 is present. This trap level acts as a source of thermal generation / recombination currents to generate leakage currents. In particular, since the depletion region is formed along the junction between the trench and the substrate 1 between the N-type gate electrode 4 on the field oxide film 3 and the P-type substrate 1, the amount of leakage current increases.
상기한 바와 같이 종래 디램의 셀 트랜지스터 제조방법은 상호 반대 도전형인 필드산화막 상의 게이트전극과 기판 뿐만 아니라 소스 및 드레인과 기판의 계면에 공핍영역이 형성되고, 필드산화막 형성을 위한 트랜치구조 형성시 상기 공핍영역이 형성되는 기판 영역에 손상을 주어 공핍영역 내에서 열전자 발생 및 재결합이 일어나 누설전류가 발생함으로써, 디램의 리프레시 특성이 저하되는 문제점이 있었다.As described above, in the conventional method of manufacturing a cell transistor of a DRAM, a depletion region is formed at an interface between a source electrode and a drain and a substrate as well as a gate electrode and a substrate on a field oxide film having opposite conductivity types, and the depletion is performed when a trench structure for forming a field oxide film is formed. There is a problem in that the refresh characteristics of the DRAM are deteriorated by damaging the substrate region where the region is formed to generate hot electrons and recombination in the depletion region to generate a leakage current.
이와 같은 문제점을 감안한 본 발명은 트랜치구조의 형성에 의한 트랩이 발생되는 트렌치와 기판의 계면에서 공핍영역을 감소시켜 리프레시 특성이 저하되는 것을 방지할 수 있는 디램의 셀 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, the present invention provides a DRAM cell transistor manufacturing method capable of preventing the depletion region at the interface between the trench where the trap is formed by the formation of the trench structure and the substrate, thereby reducing the deterioration of the refresh characteristics. There is this.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 디램의 셀 트랜지스터 제조방법은 제 1도전형의 기판에 트랜치를 형성하여 소자의 활성영역을 한정하는 분리영역 설정단계와; 상기 트랜치의 내부 표면을 포함하는 상기 기판 상에 패드산화막을 형성하는 패드산화막 형성단계와; 상기 패드산화막이 형성된 트랜치 내에 필드산화막을 형성하는 분리영역 형성단계와; 상기 기판의 소자의 활성영역과 필드산화막 상에 상기 제 1도전형과는 반대 도전형인 제 2도전형의 불순물이 도핑된 게이트전극을 형성하는 단계와, 상기 기판의 활성영역에 상기 게이트전극을 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 소스 및 드레인영역을 형성하는 단계를 포함하는 디램의 셀 트랜지스터 제조방법에 있어서, 상기 패드산화막 형성단계를 수행한 후 상기 트랜치의 내부 측면에 증착된 패드산화막 상에 고농도의 제 1도전형 불순물 이온이 포함된 측벽을 형성하는 단계를 더 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a cell transistor of a DRAM, the method comprising: forming a trench in a substrate of a first conductivity type to define an active region of a device; Forming a pad oxide film on the substrate including an inner surface of the trench; An isolation region forming step of forming a field oxide film in the trench in which the pad oxide film is formed; Forming a gate electrode doped with an impurity of a second conductivity type opposite to the first conductivity type on an active region of the device and a field oxide layer of the substrate, and masking the gate electrode on the active area of the substrate A method of fabricating a cell transistor of a DRAM comprising ion implanting impurities of a second conductivity type to form a source and a drain region, wherein the pad oxide layer is formed and then deposited on an inner side of the trench. The method may further include forming a sidewall including the first conductive impurity ion having a high concentration on the pad oxide film.
이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. If described in detail with reference to the accompanying drawings, the present invention as follows.
도2a 내지 도2e는 본 발명 디램의 셀 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 P형 기판(1)의 일부영역을 식각하여 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 증착하는 단계(도2a)와; 상기 트랜치구조의 측면에 고농도 P형 다결정실리콘 측벽(8)을 형성하는 단계(도2b)와; 상기 패드산화막(2)과 고농도 P형 다결정실리콘 측벽(8)의 상부전면에 산화막을 증착하고 평탄화하여 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성하는 단계(도2c)와; 상기 트랜치구조의 사이의 기판(1) 상부에 위치하는 패드산화막(2)의 상부 중앙에 N형 불순물이 도핑된 게이트전극(4)을 형성하고, 그 게이트전극(4)의 측면 기판(1) 하부에 N형 불순물 이온을 이온주입하여 소스 및 드레인(5)을 형성하는 단계(도2d)와; 상기 게이트전극(4)의 상부 및 측면에 산화막(6)을 형성하는 단계(도2e)와, 그 후 상기 소스 및 드레인(5)에 접속되는 플러그(도시되지 않음)를 형성하는 단계로 구성된다.2A to 2E are cross-sectional views of a process for manufacturing a cell transistor of a DRAM according to the present invention. As shown in FIG. 2, a portion of the P-type substrate 1 is etched to form a trench structure, and the substrate 1 having the trench structure formed thereon. Depositing a pad oxide film 2 on the top (FIG. 2A); Forming a high concentration P-type polysilicon sidewall 8 on the side of the trench structure (FIG. 2B); Depositing and planarizing an oxide film on the top surface of the pad oxide film 2 and the high concentration P-type polysilicon sidewall 8 to form a field oxide film 3 located in the trench structure (FIG. 2C); A gate electrode 4 doped with N-type impurities is formed in the center of the upper portion of the pad oxide film 2 positioned above the substrate 1 between the trench structures, and the side substrate 1 of the gate electrode 4 is formed. Implanting N-type impurity ions into the bottom to form a source and a drain 5 (FIG. 2D); Forming an oxide film 6 on the top and side surfaces of the gate electrode 4 (Fig. 2e), and then forming a plug (not shown) connected to the source and drain 5; .
이하, 상기와 같이 구성된 본 발명 디램의 셀 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing a cell transistor of the DRAM of the present invention configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 기판(1)에 소자의 활성영역을 한정하도록 일부영역을 노출시키는 패턴을 형성한다. 그리고, 포토레지스트 패턴을 식각마스크로 사용하는 건식식각공정으로 상기 기판(1)의 노출된 부분을 식각하여 트랜치구조를 형성한 후 포토레지스트 패턴을 제거한다.First, as shown in FIG. 2A, a photoresist is applied to the upper portion of the substrate 1 and exposed and developed to form a pattern for exposing a partial region to define the active region of the device on the substrate 1. In the dry etching process using the photoresist pattern as an etch mask, the exposed portion of the substrate 1 is etched to form a trench structure, and then the photoresist pattern is removed.
그 다음, 상기 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 얇게 증착한다.Next, a thin pad oxide film 2 is deposited on the substrate 1 on which the trench structure is formed.
그 다음, 도2b에 도시한 바와 같이 상기 패드산화막(2)의 상부에 P형 불순물이 고농도로 도핑된 다결정실리콘을 상기 트랜치구조가 모두 채워질 정도로 충분히 두껍게 증착하고, 상기 다결정실리콘을 건식식각하여 상기 트랜치구조의 측면에 증착된 패드산화막(2)의 측면에 고농도 P형 다결정실리콘 측벽(8)을 형성한다.Next, as shown in FIG. 2B, polycrystalline silicon doped with a high concentration of P-type impurities on the pad oxide film 2 is deposited thick enough to fill all of the trench structures, and the polysilicon is dry-etched to A high concentration P-type polysilicon sidewall 8 is formed on the side of the pad oxide film 2 deposited on the side of the trench structure.
그 다음, 도2c에 도시한 바와 같이 상기 패드산화막(2)과 P형 다결정실리콘 측벽(8)의 상부에 상기 트랜치구조가 채워질수 있도록 산화막을 충분히 두껍게 증착하고, 그 증착된 산화막을 평탄화하여 상기 트랜치구조가 형성되지 않은 기판(1)의 상부측에 증착된 패드산화막(2)을 노출시켜, 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성한다. 상기에서 기판(1)의 필드산화막(3)이 형성되지 않은 부분은 소자가 형성될 활성영역이 된다.Then, as shown in FIG. 2C, an oxide film is sufficiently thick so that the trench structure is filled on the pad oxide film 2 and the P-type polysilicon sidewall 8, and the planarized oxide film is planarized to The pad oxide film 2 deposited on the upper side of the substrate 1 on which the trench structure is not formed is exposed to form a field oxide film 3 positioned in the trench structure. In the above, the portion where the field oxide film 3 of the substrate 1 is not formed becomes an active region where the device is to be formed.
그 다음, 도2d에 도시한 바와 같이 상기 패드산화막(2)의 상부에 N형의 불순물이 도핑된 다결정실리콘을 증착하고 사진식각공정을 통해 패터닝하여 게이트전극(4)을 형성한다. 이때, 상기 필드산화막(3)에도 인접하는 활성영역에서 게이트전극으로 사용되는 워드라인이 형성된다.Next, as shown in FIG. 2D, polycrystalline silicon doped with N-type impurities is deposited on the pad oxide layer 2, and patterned through photolithography to form a gate electrode 4. At this time, the word line used as the gate electrode in the active region adjacent to the field oxide film 3 is formed.
그 다음, 상기 게이트 전극(4)의 측면 기판(1) 하부에 게이트전극(4)을 마스크로 사용하여 N형의 불순물 이온을 주입하여 N형의 소스 및 드레인(5)을 형성한다.Next, N type impurity ions are implanted using the gate electrode 4 as a mask under the side substrate 1 of the gate electrode 4 to form an N type source and drain 5.
그 다음, 도2e에 도시한 바와 같이 상기 기판(1)상에 형성된 게이트 전극(4)과 필드산화막(3)의 상부에 형성된 인접하는 활성영역의 게이트전극, 즉, 워드라인의 상부 및 측면에 산화막(6)을 형성하여 이후의 공정으로 인해 게이트전극에 손상을 주는 것을 방지한다.Next, as shown in FIG. 2E, gate electrodes 4 formed on the substrate 1 and gate electrodes of adjacent active regions formed on the top of the field oxide film 3, that is, on the top and side surfaces of the word line. The oxide film 6 is formed to prevent damage to the gate electrode due to subsequent processes.
그 다음, 상기 산화막(6)과 노출된 소스 및 드레인(5)의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 산화막(6) 사이에 노출된 소스 및 드레인(5) 각각에 접속되는 플러그(도시되지 않음)를 형성한다.Next, a polysilicon is deposited on the oxide film 6 and the upper surface of the exposed source and drain 5, and patterned to be connected to each of the exposed source and drain 5 between the oxide film 6. Not shown).
상기에서 트랜치구조의 측면에 고농도 P형 다결정실리콘 측벽(8)이 형성되어 있지 않다면 필드산화막(3) 상의 N형의 게이트전극(4)과 P형의 기판(1) 사이의 일함수차이에 의해 의해 트렌치의 측벽을 따라 공핍 영역이 형성된다. 그러나, 트랜치의 측면에 형성된 고농도 P형 다결정실리콘 측벽(8)은 P형의 기판(1) 사이에서 일함수의 차이가 감소되어 거의 없게 된다. 그러므로, 트렌치의 측벽을 따라 형성되는 공핍 영역이 감소되어 누설 전류를 감소시키는 것에 의해 리프레시 특성을 향상시킬 수 있다. 상기에서 고농도 P형 다결정실리콘 측벽(8)이 플로팅(floating) 상태가 되더라도 필드산화막(3) 상의 N형의 게이트전극(4)과 P형의 기판(1)의 각각 사이의 커플링(coupling)에 의해 셀프-바이어싱(self-biasing)이 이루어지므로 고농도 P형 다결정실리콘 측벽(8)은 P형의 기판(1) 사이에서 일함수의 차이가 감소되어 공핍영역이 감소될 수 있다.If the high concentration P-type polysilicon sidewall 8 is not formed on the side of the trench structure, the difference in work function between the N-type gate electrode 4 and the P-type substrate 1 on the field oxide film 3 is caused. Thereby a depletion region is formed along the sidewalls of the trench. However, the heavily doped P-type polysilicon sidewall 8 formed on the side of the trench has almost no difference in work function between the P-type substrates 1. Therefore, the depletion region formed along the sidewalls of the trench is reduced, thereby reducing the leakage current, thereby improving the refresh characteristics. Coupling between the N-type gate electrode 4 on the field oxide film 3 and each of the P-type substrate 1 even when the high concentration P-type polysilicon sidewall 8 is in the floating state. Since self-biasing is performed, the high-concentration P-type polysilicon sidewall 8 may have a reduced work function difference between the P-type substrates 1, thereby reducing the depletion region.
상기한 바와 같이 본 발명은 기판과 동일한 도전형의 불순물을 고농도로 갖는 물질을 필드산화막의 측면에 형성하여 상호 반대 도전형인 소스와 기판, 드레인과 기판의 사이에 형성되는 공핍영역의 폭을 줄임으로써, 필드산화막 형성에 의해 발생하는 트랩을 상기 공핍영역의 밖에 위치하도록 하여 그 트랩에 의한 누설전류의 발생을 방지하여 디램의 리프레시 특성을 향상시키는 효과가 있다.As described above, the present invention forms a material having a high concentration of impurities of the same conductivity type as the substrate on the side of the field oxide film, thereby reducing the width of the depletion region formed between the source and the substrate, the drain, and the substrate of opposite conductivity type. In addition, the trap generated by the field oxide film is positioned outside the depletion region, thereby preventing the leakage current caused by the trap, thereby improving the refresh characteristics of the DRAM.
도1a 내지 도1d는 종래 디램의 셀 트랜지스터 제조공정 수순단면도.1A to 1D are cross-sectional views illustrating a process of manufacturing a cell transistor of a conventional DRAM.
도2a 내지 도2e는 본 발명 디램의 셀 트랜지스터 제조공정 수순단면도.2A to 2E are cross-sectional views of a cell transistor manufacturing process of the present invention DRAM.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:패드산화막1: Substrate 2: Pad oxide film
3:필드산화막 4:게이트 전극3: field oxide film 4: gate electrode
5:소스 및 드레인 6:산화막5: source and drain 6: oxide film
7:플러그 8:고농도 P형 다결정실리콘 측벽7: Plug 8: High concentration P-type polysilicon sidewall
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