KR19990058163A - Shallow Trench Isolation Method - Google Patents
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Abstract
본 발명에 의한 샐로우 트렌치 아이솔레이션방법은 샐로우 트렌치의 저면 및 내측면에 산화막을 형성하고 나서 상기 산화막에 대해 하지막 의존성이 없는 다결정실리콘층(또는 비정질실리콘층)을 증착하고 상기 다결정실리콘층을 에치백하여 상기 샐로우 트렌치 내에만 남긴 후 상기 샐로우 트렌치를 포함한 반도체기판의 전면에 O3TEOS CVD법에 의해 USG막을 적층한다.In the shallow trench isolation method according to the present invention, an oxide film is formed on the bottom and inner surfaces of the shallow trench, and then a polysilicon layer (or an amorphous silicon layer) having no underlying film dependency on the oxide film is deposited and the polysilicon layer is deposited. After etching back and leaving only in the shallow trench, a USG film is deposited on the entire surface of the semiconductor substrate including the shallow trench by O 3 TEOS CVD.
따라서, 본 발명은 샐로우 트렌치 내에 보이드(void)를 형성하지 않아 샐로우 트렌치 아이솔레이션의 절연성을 향상시킴과 아울러 하지막 의존성이 없는 다결정실리콘층을 적층하기 전에 상기 산화막을 플라즈마 처리하는 공정을 생략하여 공정 단순화를 이룩할 수 있다.Therefore, the present invention improves the insulation of the shallow trench isolation by not forming voids in the shallow trench, and omits the step of plasma treating the oxide film before laminating the polycrystalline silicon layer having no underlying film dependency. Process simplification can be achieved.
Description
본 발명은 반도체장치의 샐로우 트랜치 아이솔레이션 방법에 관한 것으로, 더욱 상세하게는 샐로우 트렌치 내의 저면 및 내측면에 산화막을 형성하는 사이드월(side wall)공정을 실시한 후 하지막 의존성이 없는 다결정실리콘층을 적층하고 절연층을 적층하여 공정을 단순화함과 아울러 샐로우 트렌치 내의 보이드 생성을 방지하도록 한 샐로우 트렌치 아이솔레이션 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shallow trench isolation method of a semiconductor device, and more particularly, to a polycrystalline silicon layer having no side film dependence after a sidewall process of forming an oxide film on a bottom and an inner surface of a shallow trench. The present invention relates to a shallow trench isolation method that simplifies the process by stacking and stacking an insulating layer and prevents generation of voids in the shallow trench.
일반적으로 널리 알려진 바와 같이, 메모리용 집적회로의 고집적화 및 대용량화 추세에 맞추어 메모리셀의 크기를 축소시키기 위해 메모리셀의 각 소자의 사이즈를 축소시키면서 기억용량을 최대 크기로 증대시키는 방향으로 기술개발이 이루어지고 있다. 또한, 각 메모리셀의 각 소자들을 전기적으로 격리시키는 아이솔레이션 영역의 사이즈를 축소시키는 기술개발도 이루어지고 있다.As is generally known, in order to reduce the size of memory cells in order to reduce the size of memory cells in accordance with the trend of high integration and large capacity of memory integrated circuits, technology development has been made in the direction of increasing memory capacity to the maximum size. ought. In addition, technology development for reducing the size of an isolation region that electrically isolates each element of each memory cell has been made.
상기 아이솔레이션 영역에 필드산화막을 형성하는 LOCOS(local oxidation of silicon) 공정은 필드산화막이 상기 활성영역으로 침입하는 상기 활성영역의 유효면적을 축소시키는 버즈비크(bird's beak)가 문제점으로 지적되어 왔다.The local oxidation of silicon (LOCOS) process of forming a field oxide film in the isolation region has been pointed out as a problem of a bird's beak that reduces the effective area of the active region in which the field oxide film penetrates into the active region.
이러한 LOCOS의 문제점을 개선하기 위해 최근에는 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI)공정이 제안되었다. 상기 STI공정의 경우, 설계룰(design rule)이 감소함에 따라 트렌치의 폭이 작아지는 반면, 트렌치의 깊이는 거의 일정하여 트렌치의 애스펙트비(aspect ratio)가 점차 증가하였다. 이로 인하여, 상기 트렌치 내의 빈공간에 절연물을 완전히 채우는 것이 점차 어려워지고 있다.In order to improve the LOCOS problem, a shallow trench isolation (STI) process has recently been proposed. In the case of the STI process, as the design rule decreases, the width of the trench decreases, while the depth of the trench is almost constant, and the aspect ratio of the trench gradually increases. For this reason, it is increasingly difficult to completely fill the insulator in the empty space in the trench.
도 1a 내지 도 1 f는 종래 기술에 의한 샐로우 트렌치 아이솔레이션공정을 나타낸 단면공정도이다.1A to 1F are cross-sectional process diagrams illustrating a shallow trench isolation process according to the prior art.
도 1a에 도시된 바와 같이, 먼저, 반도체기판(11), 예를 들어 실리콘기판의 표면 상에 패드산화막(13)과 CMP(chemical mechanical polishing) 스토핑막인 질화막(15)을 순차적으로 적층한다. 이어서, 상기 질화막(15)의 표면 상에 트렌치식각마스크로 사용할 고온산화막(HTO)(17)을 적층한다.As shown in FIG. 1A, first, a pad oxide film 13 and a nitride film 15, which is a chemical mechanical polishing (CMP) stopper film, are sequentially stacked on a surface of a semiconductor substrate 11, for example, a silicon substrate. . Subsequently, a high temperature oxide film (HTO) 17 to be used as a trench etching mask is stacked on the surface of the nitride film 15.
그런 다음, 광식각공정을 이용하여 상기 고온산화막(17)의 표면 상에 반도체기판(11)의 활성영역에 해당하는 감광막(도시 안됨)의 패턴을 형성한다. 상기 감광막의 패턴을 식각마스크로 이용하여 고온산화막(17)을 질화막(15)의 표면이 노출될 때까지 식각하여 고온산화막(17)의 패턴을 형성한 후 상기 감광막의 패턴을 제거한다.Then, a pattern of a photoresist film (not shown) corresponding to an active region of the semiconductor substrate 11 is formed on the surface of the high temperature oxide film 17 using a photolithography process. Using the pattern of the photoresist layer as an etching mask, the high temperature oxide layer 17 is etched until the surface of the nitride layer 15 is exposed to form a pattern of the high temperature oxide layer 17, and then the pattern of the photoresist layer is removed.
이후, 상기 고온산화막(17)의 패턴을 트렌치식각마스크로 이용하여 질화막(15)과 패드산화막(13)을 순차적으로 식각한 후 반도체기판(11)을 소정 깊이만큼 식각하여 샐로우 트렌치(19)를 형성한다.Subsequently, the nitride film 15 and the pad oxide film 13 are sequentially etched using the pattern of the high temperature oxide film 17 as a trench etching mask, and then the semiconductor substrate 11 is etched by a predetermined depth to form the shallow trench 19. To form.
도 1b에 도시된 바와 같이, 그런 다음, 상기 샐로우 트렌치(19)의 저면과 측면에 사이드월공정을 실시하여 트렌치(19)의 저면 및 내측면에 동일한 두께의 산화막(21)을 100-500Å 두께의 성장시키는데 이는 트렌치(19)의 저면 및 내측면에서의 식각손상을 줄이기 위함이다.As shown in FIG. 1B, the sidewall process is then performed on the bottom and side surfaces of the shallow trench 19 to form an oxide film 21 having the same thickness on the bottom and inner surfaces of the trench 19 at 100-500 kV. The growth of the thickness is to reduce the etching damage on the bottom and the inner side of the trench (19).
도 1c에 도시된 바와 같이, 이어서, 상기 산화막(21)을 플라즈마처리한 후 상기 산화막(21)을 포함한 고온산화막(17)의 표면 상에 O3TEOS CVD법에 의해 제 1 USG(undoped silicate glass)막(23)을 1500Å의 두께로 증착한다.As shown in FIG. 1C, after the plasma treatment of the oxide film 21, the first undoped silicate glass is formed on the surface of the high temperature oxide film 17 including the oxide film 21 by O 3 TEOS CVD. Film 23 is deposited to a thickness of 1500 kPa.
상기 산화막(21)을 플라즈마 처리하는 것은 상기 산화막(21)의 표면에 증착하는 제 1 USG막(23)이 하지막인 산화막(21)의 표면상태에 의존성을 갖고 있어 샐로우 트렌치(19)의 입구부분에서 샐로우 트렌치(19)의 다른 부분에서보다 더 두껍게 증착하는 것을 방지하기 위함이다.Plasma treatment of the oxide film 21 depends on the surface state of the oxide film 21, which is the underlying film, of the first USG film 23 deposited on the surface of the oxide film 21. This is to prevent the deposition at the inlet portion to be thicker than at other portions of the shallow trench 19.
도 1d에 도시된 바와 같이, 이후, 상기 샐로우 트렌치(19)의 입구부분의 제 1 USG막(23)을 알곤(Ar) 스퍼터 에치백하여 샐로우 트렌치(19)의 측면에 소정 각도의 슬로프(slope)를 제공한다.As shown in FIG. 1D, the first USG film 23 at the inlet portion of the shallow trench 19 is then etched back into the argon (Ar) sputtered back at a predetermined angle on the side of the shallow trench 19. Provide a slope.
상기 샐로우 트렌치(19)의 입구부분의 제 1 USG막(23)을 에치백하는 것은 상기 샐로우 트렌치(19)의 애스펙트비가 크거나 샐로우 트렌치(19)의 깊이가 깊은 경우, 상기 플라즈마 처리를 실시하여 샐로우 트렌치(19)를 채우더라도 샐로우 트렌치(19)에 보이드가 여전히 발생하기 때문이다.Etching back the first USG film 23 at the inlet portion of the shallow trench 19 may be performed when the aspect ratio of the shallow trench 19 is large or the depth of the shallow trench 19 is deep. This is because voids still occur in the shallow trenches 19 even though the shallow trenches 19 are filled with each other.
즉, 상기 제 1 USG막(23)을 플라즈마처리한 상태에서 제 2 USG막(25)을 상기 샐로우 트렌치(19) 내에 완전히 채우려고 O3TEOS CVD법에 의해 증착하는 경우, 제 2 USG막(25)의 증착에 진행됨에 따라 애스펙트비가 점차 증가하여 샐로우 트렌치(19)의 입구부분이 샐로우 트렌치(19) 내의 빈 공간을 완전히 채우기도 전에 막혀버린다. 이로써, 샐로우 트렌치(19) 내에 빈 공간인 보이드(void)가 생성되는 현상이 발생한다. 상기 보이드는 샐로우 트렌치(19)의 필드산화막의 절연특성을 악화시키고 소자들간의 동작 신뢰성을 저하시키는 심각한 결과를 초래하는 주요요인으로 작용한다.That is, when the second USG film 25 is completely deposited in the shallow trench 19 by the O 3 TEOS CVD method while the first USG film 23 is plasma-treated, the second USG film is deposited. As the deposition progresses in (25), the aspect ratio gradually increases so that the entrance portion of the shallow trench 19 is blocked even before the empty space in the shallow trench 19 is completely filled. As a result, a phenomenon occurs in which voids, which are empty spaces, are generated in the shallow trenches 19. The voids act as a major factor that deteriorates the insulation characteristics of the field oxide film of the shallow trench 19 and causes serious consequences of deteriorating operation reliability between the devices.
도 1e에 도시된 바와 같이, 계속하여, 상기 샐로우 트렌치(19) 내에 제 2 USG막(25)을 완전히 채우기 위해 상기 샐로우 트렌치(19)를 포함한 상기 고온산화막(17)의 표면 상에 5000-7000Å 두께의 제 2 USG막(25)을 증착한다.As shown in FIG. 1E, subsequently, 5000 on the surface of the high temperature oxide film 17 including the shallow trench 19 to completely fill the second USG film 25 in the shallow trench 19. A second USG film 25 of -7000 kPa thickness is deposited.
이어서, 상기 제 2 USG막(25)의 표면 상에 PETEOS'(plasma enhanced TEOS) 공정에 의해 평탄화층(27)을 증착한 후 상기 제 1 USG막(23) 및 제 2 USG막(25)을 질소분위기, 약 1000℃의 온도에서 1시간 열처리하여 치밀화(densification)시킨다. 도 1f에 도시된 바와 같이, 이후, CMP(chemical mechanical polishing)공정을 이용하여 샐로우 트렌치(19) 내의 제 1 USG막(23)과 질화막(15)의 표면을 평탄화시키되 질화막(15)을 소정 두께만큼 남긴다.Subsequently, the planarization layer 27 is deposited on the surface of the second USG film 25 by a plasma enhanced TEOS process, and then the first USG film 23 and the second USG film 25 are deposited. Densification is carried out in a nitrogen atmosphere at a temperature of about 1000 ° C. for 1 hour. As shown in FIG. 1F, the surfaces of the first USG film 23 and the nitride film 15 in the shallow trench 19 are planarized by using a chemical mechanical polishing (CMP) process, and the nitride film 15 is predetermined. Leave as much as thickness.
도 1g에 도시된 바와 같이, 상기 남은 질화막(15)만을 완전히 제거한다. 이때, 상기 질화막(15)과 패드산화막(13)의 식각선택비 차이에 의해 상기 패드산화막(13)이 소정 두께만큼 식각되는데 그 식각표면 상태가 불균일하다.As shown in FIG. 1G, only the remaining nitride film 15 is completely removed. At this time, the pad oxide film 13 is etched by a predetermined thickness due to the difference in the etching selectivity between the nitride film 15 and the pad oxide film 13, but the etching surface state is uneven.
이후, 상기 패드산화막(13) 아래의 반도체기판(11)에 이온주입공정을 실시할 때 상기 반도체기판(11) 표면 손상을 방지하기 위해 상기 패드산화막(13) 아래의 반도체기판(11)을 산화시켜 희생산화막(29)을 형성한다.Subsequently, when the ion implantation process is performed on the semiconductor substrate 11 under the pad oxide layer 13, the semiconductor substrate 11 under the pad oxide layer 13 is oxidized in order to prevent damage to the surface of the semiconductor substrate 11. To form a sacrificial oxide film 29.
도 1h에 도시된 바와 같이, 상기 희생산화막(29)을 거쳐 상기 반도체기판(11)에 소정의 이온을 이온주입한 후 상기 희생산화막(29)을 완전히 식각하여 상기 반도체기판(11)의 표면을 노출시킴으로써 샐로우 트랜치 아이솔레이션을 완료한다.As shown in FIG. 1H, after implanting predetermined ions into the semiconductor substrate 11 through the sacrificial oxide layer 29, the sacrificial oxide layer 29 is completely etched to form a surface of the semiconductor substrate 11. Complete the shallow trench isolation by exposing it.
그러나, 종래의 샐로우 트렌치 아이솔레이션공정은 샐로우 트렌치(19)의 저면 및 내측면에 산화막(21)을 열적 성장시킨 후 제 1 USG막(23)을 O3TEOS CVD법에 의해 증착하는데, 상기 제 1 USG막(23)이 상기 산화막(21)의 표면 상태에 의존하는 하지막 의존성을 가지므로 샐로우 트렌치(19)를 절연막으로 완전히 채우는데 공정상의 마진(margin)을 확보하는데 많은 어려움을 갖고 있었다.However, the conventional shallow trench isolation process deposits the first USG film 23 by O 3 TEOS CVD after thermally growing the oxide film 21 on the bottom and inner surfaces of the shallow trench 19. Since the first USG film 23 has an underlying film dependency that depends on the surface state of the oxide film 21, it is difficult to secure a margin in the process of completely filling the shallow trench 19 with the insulating film. there was.
따라서, 본 발명의 목적은 샐로우 트렌치를 절연막으로 완전히 채우는데 공정상의 마진을 확보하도록 한 샐로우 트렌치 아이솔레이션방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a shallow trench isolation method for securing a process margin for completely filling a shallow trench with an insulating film.
도 1a 내지 도 1h는 종래 기술에 의한 샐로우 트랜치 아이솔레이션 방법을 나타낸 단면공정도.1A to 1H are cross-sectional process diagrams illustrating a shallow trench isolation method according to the prior art.
도 2a 내지 도 2h는 본 발명에 의한 샐로우 트랜치 아이솔레이션 방법을 나타낸 단면공정도.Figure 2a to 2h is a cross-sectional process diagram showing a shallow trench isolation method according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11: 반도체기판 13: 패드산화막 15: 질화막 17: 고온산화막 19: 샐로우 트렌치 21: 산화막 23: 제 1 USG(undoped silicate glass)막 25: 제 2 USG막 27: 평탄화층 29: 희생산화막 31: 다결정실리콘층 33: USG층 35: 평탄화층 37: 희생산화막DESCRIPTION OF REFERENCE NUMERALS 11 semiconductor substrate 13 pad oxide film 15 nitride film 17 high temperature oxide film 19 trench trench 21 oxide film 23 first USG (undoped silicate glass) film 25 USG film 27 planarization layer 29 sacrificial oxide film 31 Polysilicon layer 33: USG layer 35: planarization layer 37: sacrificial oxide film
이와 같은 목적을 달성하기 위한 본 발명에 의한 샐로우 트렌치 아이솔레이션방법은The shallow trench isolation method according to the present invention for achieving the above object is
반도체기판의 표면 상에 다층 절연막들을 적층한 후 통상의 사진식각공정에 의해 샐로우 트렌치를 형성하는 단계;Stacking multilayer insulating films on a surface of the semiconductor substrate and forming a shallow trench by a conventional photolithography process;
상기 샐로우 트렌치의 저면 및 내측면에 산화막을 형성하는 단계;Forming an oxide film on the bottom and inner surfaces of the shallow trench;
상기 산화막의 표면 상에 하지막 의존성이 없는 소정 막을 형성하는 단계; 그리고Forming a predetermined film having no underlying film dependency on a surface of the oxide film; And
상기 소정 막이 형성된 상기 샐로우 트렌치를 채울 수 있도록 소정 절연막을 소정 두께만큼 적층하는 단계를 포함하는 것을 특징으로 한다.And stacking a predetermined insulating film to a predetermined thickness so as to fill the shallow trench in which the predetermined film is formed.
이하, 본 발명에 의한 샐로우 트렌치 아이솔레이션방법을 첨부한 도면을 첨부하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여하도록 한다.Hereinafter, the shallow trench isolation method according to the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are given to the same parts as the conventional parts.
도 2a 내지 도 2h는 본 발명에 의한 샐로우 트렌치 아이솔레이션방법을 나타낸 단면공정도이다.2A to 2H are cross-sectional process diagrams illustrating a shallow trench isolation method according to the present invention.
도 2a에 도시된 바와 같이, 먼저, 반도체기판(11), 예를 들어 실리콘기판의 표면 상에 패드산화막(13)과 CMP(chemical mechanical polishing) 스토핑막인 질화막(15)을 순차적으로 적층한다. 이어서, 상기 질화막(15)의 표면 상에 트렌치식각마스크로 사용할 고온산화막(HTO)(17)을 적층한다.As shown in FIG. 2A, first, a pad oxide film 13 and a nitride film 15, which is a chemical mechanical polishing (CMP) stopping film, are sequentially stacked on a surface of a semiconductor substrate 11, for example, a silicon substrate. . Subsequently, a high temperature oxide film (HTO) 17 to be used as a trench etching mask is stacked on the surface of the nitride film 15.
그런 다음, 광식각공정을 이용하여 상기 고온산화막(17)의 표면 상에 반도체기판(11)의 활성영역에 해당하는 감광막(도시 안됨)의 패턴을 형성한다. 상기 감광막의 패턴을 식각마스크로 이용하여 고온산화막(17)을 질화막(15)의 표면이 노출될 때까지 식각하여 고온산화막(17)의 패턴을 형성한 후 상기 감광막의 패턴을 제거한다.Then, a pattern of a photoresist film (not shown) corresponding to an active region of the semiconductor substrate 11 is formed on the surface of the high temperature oxide film 17 using a photolithography process. Using the pattern of the photoresist layer as an etching mask, the high temperature oxide layer 17 is etched until the surface of the nitride layer 15 is exposed to form a pattern of the high temperature oxide layer 17, and then the pattern of the photoresist layer is removed.
이후, 상기 고온산화막(17)의 패턴을 트렌치식각마스크로 이용하여 질화막(15)과 패드산화막(13)을 순차적으로 식각한 후 반도체기판(11)을 소정 깊이만큼 식각하여 샐로우 트렌치(19)를 형성한다.Subsequently, the nitride film 15 and the pad oxide film 13 are sequentially etched using the pattern of the high temperature oxide film 17 as a trench etching mask, and then the semiconductor substrate 11 is etched by a predetermined depth to form the shallow trench 19. To form.
도 2b에 도시된 바와 같이, 그런 다음, 상기 샐로우 트렌치(19)의 저면과 측면에 사이드월(side wall) 공정을 실시하여 트렌치(19)의 저면 및 내측면에 동일한 두께의 산화막(21)을 100-500Å 두께의 성장시키는데 이는 트렌치(19)의 저면 및 내측면에서의 식각손상을 줄이기 위함이다.As shown in FIG. 2B, a side wall process is then performed on the bottom and side surfaces of the shallow trench 19 to form oxide films 21 having the same thickness on the bottom and inner surfaces of the trench 19. 100-500 mm thick to reduce etch damage on the bottom and inner sides of the trench 19.
도 2c에 도시된 바와 같이, 이어서, 산화막(21)에 하지막 의존성이 없는 소정 막, 예를 들어 다결정실리콘층(31)을 LPCVD 또는 PECVD법에 의해 상기 산화막(21)을 포함한 상기 고온산화막(17)의 표면 상에 소정 두께, 예를 들어 500Å의 두께로 적층한다. 물론, 상기 다결정실리콘층 대신에 비정질실리콘층을 사용하여도 무방하다.As shown in FIG. 2C, the high temperature oxide film including the oxide film 21 by the LPCVD or PECVD method is then replaced with a predetermined film, for example, a polysilicon layer 31, having no underlying film dependency on the oxide film 21 ( It is laminated on the surface of 17) to a predetermined thickness, for example, a thickness of 500 mm 3. Of course, an amorphous silicon layer may be used instead of the polycrystalline silicon layer.
도 2d에 도시된 바와 같이, 상기 다결정실리콘층(31)을 에치백하되, 식각선택비를 소정의 비율로 조절하여 상기 고온산화막(17)을 완전히 식각하고 상기 질화막(15)을 소정 두께만큼 식각하여 상기 다결정실리콘층(31)을 산화막(21)의 표면 상에만 남게 한다. 이때, 상기 질화막(15)을 소정 두께만큼 식각하는 것은 후속공정에서 샐로우 트렌치(19)를 절연막으로 완전히 채우는데 용이함을 제공하기 위함이다.As shown in FIG. 2D, the polysilicon layer 31 is etched back, and the etching selectivity is controlled at a predetermined ratio to completely etch the high temperature oxide film 17 and etch the nitride film 15 by a predetermined thickness. Thus, the polysilicon layer 31 remains only on the surface of the oxide film 21. In this case, the etching of the nitride film 15 by a predetermined thickness is provided to facilitate the filling of the shallow trench 19 with the insulating film in a subsequent process.
도 2e에 도시된 바와 같이, 상기 샐로우 트렌치(19)를 포함한 상기 질화막(15)의 표면 상에 O3TEOS CVD법에 의해 USG막(33)을 5000-7000Å의 두께로 증착한다. 따라서, 상기 샐로우 트렌치(19) 내에 USG막(33)이 완전히 채워져 상기 샐로우 트렌치(19) 내에 보이드가 생성되지 않는다.As shown in FIG. 2E, a USG film 33 is deposited to a thickness of 5000-7000 kPa by O 3 TEOS CVD on the surface of the nitride film 15 including the shallow trench 19. Therefore, the USG film 33 is completely filled in the shallow trench 19 so that no void is generated in the shallow trench 19.
이어서, 상기 USG막(33)의 표면 상에 PETEOS(plasma enhanced TEOS) 공정에 의해 평탄화층(35)을 증착한 후 상기 USG막(33)을 질소분위기, 약 1000℃의 온도에서 1시간 열처리하여 치밀화(densification)시킨다.Subsequently, after depositing the planarization layer 35 on the surface of the USG film 33 by a plasma enhanced TEOS process, the USG film 33 is heat-treated at a temperature of about 1000 ° C. under nitrogen for 1 hour. Densification.
도 2f에 도시된 바와 같이, 이후, CMP(chemical mechanical polishing)공정을 이용하여 샐로우 트렌치(19) 내의 USG막(33)과 질화막(15)의 표면을 평탄화시키되 상기 질화막(15)을 소정 두께만큼 남긴다.As shown in FIG. 2F, the surface of the USG film 33 and the nitride film 15 in the shallow trench 19 is planarized using a chemical mechanical polishing (CMP) process, and the nitride film 15 is made to have a predetermined thickness. As many as left.
도 2g에 도시된 바와 같이, 상기 남은 질화막(15)만을 완전히 제거한다. 이때, 상기 질화막(15)과 패드산화막(13)의 식각선택비 차이에 의해 상기 패드산화막(13)이 소정 두께만큼 식각되는데, 그 식각표면 상태가 불균일하다.As shown in FIG. 2G, only the remaining nitride film 15 is completely removed. At this time, the pad oxide film 13 is etched by a predetermined thickness due to the difference in etching selectivity between the nitride film 15 and the pad oxide film 13, and the etching surface state is uneven.
이후, 상기 패드산화막(13) 아래의 반도체기판(11)에 이온주입공정을 실시할 때 상기 반도체기판(11) 표면 손상을 방지하기 위해 상기 패드산화막(13) 아래의 반도체기판(11)을 산화시켜 희생산화막(37)을 형성한다.Subsequently, when the ion implantation process is performed on the semiconductor substrate 11 under the pad oxide layer 13, the semiconductor substrate 11 under the pad oxide layer 13 is oxidized in order to prevent damage to the surface of the semiconductor substrate 11. To form a sacrificial oxide film 37.
도 2h에 도시된 바와 같이, 상기 희생산화막(37)을 거쳐 상기 반도체기판(11)에 소정의 이온을 이온주입한 후 상기 희생산화막(37)을 완전히 식각하여 상기 반도체기판(11)의 표면을 노출시킴으로써 샐로우 트랜치 아이솔레이션을 완료한다.As shown in FIG. 2H, after implanting predetermined ions into the semiconductor substrate 11 through the sacrificial oxide film 37, the sacrificial oxide film 37 is completely etched to form a surface of the semiconductor substrate 11. Complete the shallow trench isolation by exposing it.
이상에서 살펴본 바와 같이, 본 발명에 의한 샐로우 트렌치 아이솔레이션방법은 샐로우 트렌치의 저면 및 내측면에 산화막을 형성하고 나서 상기 산화막에 대해 하지막 의존성이 없는 다결정실리콘층(또는 비정질실리콘층)을 증착하고 상기 다결정실리콘층을 에치백하여 상기 샐로우 트렌치 내에만 남긴 후 상기 샐로우 트렌치를 포함한 반도체기판의 전면에 O3TEOS CVD법에 의해 USG막을 적층한다.As described above, the shallow trench isolation method according to the present invention forms an oxide film on the bottom and inner surfaces of the shallow trench, and then deposits a polysilicon layer (or an amorphous silicon layer) having no underlying film dependency on the oxide film. The polysilicon layer is etched back and left only in the shallow trench, and then a USG film is deposited on the entire surface of the semiconductor substrate including the shallow trench by O 3 TEOS CVD.
따라서, 본 발명은 샐로우 트렌치 내에 채워진 USG막에 보이드를 형성하지 않아 샐로우 트렌치 아이솔레이션의 절연성을 향상시킴과 아울러 하지막 의존성이 없는 다결정실리콘층을 적층하기 전에 상기 산화막을 플라즈마 처리하는 공정을 생략하여 공정 단순화를 이룩할 수 있다.Therefore, the present invention improves the insulation of the shallow trench isolation by not forming voids in the USG film filled in the shallow trench, and omits the step of plasma treating the oxide film before laminating a polysilicon layer having no underlying film dependency. Process simplification.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078250A KR19990058163A (en) | 1997-12-30 | 1997-12-30 | Shallow Trench Isolation Method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078250A KR19990058163A (en) | 1997-12-30 | 1997-12-30 | Shallow Trench Isolation Method |
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| Publication Number | Publication Date |
|---|---|
| KR19990058163A true KR19990058163A (en) | 1999-07-15 |
Family
ID=66180875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990058163A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541697B1 (en) * | 1998-12-15 | 2006-03-09 | 주식회사 하이닉스반도체 | DRAM cell transistor manufacturing method |
-
1997
- 1997-12-30 KR KR1019970078250A patent/KR19990058163A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541697B1 (en) * | 1998-12-15 | 2006-03-09 | 주식회사 하이닉스반도체 | DRAM cell transistor manufacturing method |
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