KR100675879B1 - Method for forming STI type Isolation layer of semiconductor device - Google Patents
Method for forming STI type Isolation layer of semiconductor device Download PDFInfo
- Publication number
- KR100675879B1 KR100675879B1 KR1020000052173A KR20000052173A KR100675879B1 KR 100675879 B1 KR100675879 B1 KR 100675879B1 KR 1020000052173 A KR1020000052173 A KR 1020000052173A KR 20000052173 A KR20000052173 A KR 20000052173A KR 100675879 B1 KR100675879 B1 KR 100675879B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- nitride film
- trench
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 238000002955 isolation Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000007943 implant Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- 230000035515 penetration Effects 0.000 claims 1
- 238000004140 cleaning Methods 0.000 abstract description 17
- 238000001259 photo etching Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체장치의 STI(shallow trench)형 소자분리막 형성방법에 관한 것으로서, 특히 반도체기판에 패드 산화막 및 질화막을 순차적으로 적층하고 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 질화막과 산화막을 패터닝하고 기판의 소정 깊이까지 트렌치를 형성한 후, 기판의 트렌치에 갭필 산화막을 채워넣고 질화막이 드러날때까지 갭필 산화막을 평탄화하고, 갭필 산화막이 형성된 기판에 N2 임플랜트 공정을 실시하여 질화막 상부에 인위적인 손상을 일으키고, 질화막과 패드 산화막을 제거하여 기판에 소자 분리막을 형성한다. 그러므로, 본 발명은 N2 임플랜트 공정을 실시하여 질화막 상부에 인위적인 손상을 일으킴으로써 종래 질화막의 습식 세정 공정을 생략할 수 있어 세정 공정에 의해 손실되는 갭필 산화막의 두께 마진을 최소화할 수 있을 뿐만 아니라 질화막으로 인한 스트레스를 줄일 수 있고 질화막 제거시 식각 시간을 단축할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a shallow trench (STI) device isolation layer in a semiconductor device. In particular, a pad oxide film and a nitride film are sequentially stacked on a semiconductor substrate, and a photo-etching process using a device isolation mask is performed to pattern the nitride film and the oxide film. After the trench is formed to a predetermined depth of the substrate, the gap fill oxide is filled into the trench of the substrate, the gap fill oxide is planarized until the nitride film is exposed, and the N 2 implant process is performed on the substrate on which the gap fill oxide is formed to artificially damage the nitride film. And the nitride film and the pad oxide film are removed to form an element isolation film on the substrate. Therefore, the present invention can omit the conventional wet cleaning process of the nitride film by artificially damaging the nitride film by performing an N 2 implant process, thereby minimizing the thickness margin of the gap fill oxide film lost by the cleaning process as well as the nitride film. This can reduce stress and reduce the etching time when removing the nitride film.
희생 산화막, 트렌치, 갭필 산화막Sacrificial oxide, trench, gapfill oxide
Description
도 1a 내지 도 1f는 종래 기술에 의한 STI형 소자분리막과 게이트산화막 제조 공정을 설명하는 공정 순서도, 1A to 1F are process flowcharts illustrating a STI type isolation film and a gate oxide film manufacturing process according to the prior art;
도 2a 내지 도 2g는 본 발명에 따른 STI형 소자분리막과 게이트산화막 제조 공정을 나타낸 공정 순서도.
Figure 2a to 2g is a process flow chart showing a STI type device isolation film and a gate oxide film manufacturing process according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 실리콘기판 102 : 패드 산화막100
104 : 질화막 106 : 트렌치104: nitride film 106: trench
108 : 희생 산화막 110 : 측벽 산화막108: sacrificial oxide film 110: sidewall oxide film
112 : 라이너 산화막 114 : 갭필 산화막
112
116 : 게이트산화막116: gate oxide film
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히 고집적 반도체장치에서 소자분리 영역과 활성 영역을 정의하기 위한 STI(Shallow Trench Isolation) 공정시 소자분리 특성을 향상시킬 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming an isolation layer in a semiconductor device, and more particularly, a technique capable of improving device isolation characteristics in a shallow trench isolation (STI) process for defining device isolation regions and active regions in a highly integrated semiconductor device.
최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.Recently, as the development of semiconductor device manufacturing technology and the application of memory devices have been expanded, the development of large-capacity memory devices has been progressed. It has been promoted by a memory cell study. In particular, the reduction of the device isolation film that separates the devices has emerged as one of the important items in the miniaturization technology of the memory device.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.Conventional device isolation technology has mainly been a LOCal Oxidation of Silicon (LOCOS) technology to selectively grow a thick oxide film on the semiconductor substrate to form a device isolation film. However, the LOCOS technique cannot reduce the width of the device isolation region due to side diffusion and bird's beak of the device isolation layer. Therefore, the LOCOS technology cannot be applied to a large-capacity memory device whose device design dimension is reduced to submicron or less, so a new device isolation technology is required.
이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.As a result, a trench capable of electrically separating devices by forming trenches having a width of about 1Å or less and a depth of several tens to hundreds of Å on a semiconductor substrate due to the necessity of a new device isolation technology and the development of etching technology. Device isolation technology has emerged. The device isolation technology using this trench can reduce the device isolation region by nearly 80% compared to the conventional LOCOS technology.
더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 즉, STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.Moreover, recently, the STI (Shallow Trench Isolation) process, which greatly reduces the stress applied to the wafer substrate and improves the problem of the trench isolation layer, has emerged. In other words, the STI process is a technique of forming a device isolation film by forming a trench having a predetermined depth in a semiconductor substrate, depositing an oxide film on the trench by chemical vapor deposition, and etching an unnecessary oxide film by a chemical mechanical polishing process.
그러나, STI 공정은 접합 누설 전류 특성이 양호해지도록 트렌치 내부면에 존재하는 식각 손상을 제거해야만 한다. 기판내의 트렌치 식각시 발생되는 손상을 보상하면서 안정적인 식각 표면과 소자 분리막간 계면의 프로파일을 얻기 위해서는 대개 두 번의 고온 산화 공정을 실시하게 한다. 즉, 1차로 산화 공정을 실시하여 기판의 트렌치에 희생 산화막을 형성하고 이를 제거한 후에 다시 2차로 산화 공정을 실시하여 측벽 산화막을 형성하여 트렌치 내부의 기판 표면에 있는 식각 손상을 보상해준다.However, the STI process must remove the etch damage present on the inner surface of the trench to improve the junction leakage current characteristics. In order to compensate for the damage generated during the trench etching in the substrate and to obtain a profile of the interface between the etching surface and the device isolation layer, two high temperature oxidation processes are usually performed. That is, the sacrificial oxide film is formed in the trench of the substrate by first oxidizing and removing the sacrificial oxide film, and then the second oxidation process is performed again to form the sidewall oxide film to compensate for the etching damage on the substrate surface inside the trench.
도 1a 내지 도 1f는 종래 기술에 의한 STI형 소자분리막과 게이트산화막 제조 공정을 설명하는 공정 순서도로서, 이를 참조하여 종래 기술의 STI 소자분리막 제조 공정에 대해 설명한다. 1A to 1F are process flowcharts illustrating a process of manufacturing a STI device isolation film and a gate oxide film according to the prior art, and a process of manufacturing the STI device isolation film according to the related art will be described with reference to this.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10) 상부에 패드산화막(12)을 형성하고, 그 위에 질화막(14)을 적층한다. 소자분리 마스크를 이용한 사진 및 식각 공정으로 질화막(14) 및 패드 산화막(12)을 패터닝하고 패터닝된 막에 의해 노출된 기판을 식각하여 소정 깊이의 트렌치(16)를 형성한다. First, as shown in FIG. 1A, a
이어서, 도 1b에 도시된 바와 같이, 트렌치 식각 손상을 보상하기 위하여 트렌치내에 희생 산화막을 150∼200Å정도 형성시킨 후에 성장된 희생 산화막을 제거한다. 다시 트렌치에 희생 산화막(18)을 형성하고, 측벽 산화막(20)을 150∼200Å정도 성장시킨다. Subsequently, as shown in FIG. 1B, in order to compensate for the trench etch damage, the sacrificial oxide film grown after the formation of the sacrificial oxide film in the trench is formed to about 150 to 200 Å. A
그 다음, 도 1c에 도시된 바와 같이 트렌치 내부를 절연막으로 채우기전에 보이드 발생을 억제하기 위하여 기판 전면에 라이너 산화막(22)을 증착한다.Then, as shown in FIG. 1C, a
그리고나서 도 1d에 도시된 바와 같이 트렌치 내부를 갭필 산화막(24)으로 완전히 매립한다. 그리고, 질화막(14)을 식각 정지막으로 삼아 화학기계연마공정(chemical mechanical polishing)으로 상기 갭필 산화막(24)을 평탄화한다.Then, as shown in FIG. 1D, the trench is completely filled with the gap
그 다음, 도 1e에 도시된 바와 같이 질화막(14) 상부의 질화된(nitridation) 부분을 제거하기 위하여 습식 세정공정, 예컨대 HF 또는 BOE로 5∼10분간 실시한다. 그리고 인산(H3PO4) 딥 공정을 1시간 이상 실시하여 질화막(14)을 모두 제거하고 기판의 활성 영역에 남아있는 패드 산화막을 제거하기 위하여 HF(50:1) 딥 공정을 150∼180분간 실시하여 STI 구조의 소자분리막을 형성한다.Next, as shown in FIG. 1E, a wet cleaning process such as HF or BOE is performed for 5 to 10 minutes to remove the nitrided portion of the upper portion of the
계속해서 도 1e에 도시된 바와 같이 STI 소자분리막이 형성된 기판에 웰을 형성할 때 기판 표면을 보호하기 위하여 스크린 산화막(26)을 50∼100Å의 두께로 형성한 후에 임플랜트 공정을 실시하여 기판내에 웰(미도시함)을 형성한다.Subsequently, in order to protect the surface of the substrate when the well is formed on the substrate on which the STI device isolation film is formed, as shown in FIG. (Not shown).
그리고나서 도 1f에 도시된 바와 같이 상기 스크린 산화막(26)을 제거하고자 HF(50:1) 딥 공정을 80∼100분간 실시하고 기판 전체에 게이트산화막(28)을 형성한다.Then, as shown in FIG. 1F, to remove the
하지만, 상술한 바와 같이 STI 소자분리막을 갖는 소자의 웰 공정과 게이트산화막 제조 공정에서 다음과 같은 문제점이 발생하게 된다.However, as described above, the following problems occur in the well process and the gate oxide film manufacturing process of the device having the STI device isolation film.
즉, 질화막을 제거하기 전에 질화된 부분을 제거하기 위해서 실시하는 습식 세정 공정으로 인해 갭필 산화막(24)의 두께 손실이 약 400Å 이상 발생하게 된다. 또 웰을 형성하기전에 패드 산화막을 제거하기 위한 세정 공정에서도 갭필 산화막(24)의 두께 손실이 약 240∼320Å 정도 발생하게 된다. 또한, 게이트산화막의 선 세정 공정에 의해서도 갭필 산화막(24)의 두께 손실이 약 120∼160Å정도 발생하게 된다.That is, the thickness loss of the gap
그러므로, 이러한 세정 공정에 의해서 도 1f의 도면 부호 27과 같이 갭필 산화막의 두께 손실이 많아져 결국 STI형 소자 분리막이 기판 아래로 꺼지게 될 뿐만 아니라 게이트산화막 제조 공정시 트렌치 모서리까지도 산화되는 문제점이 있었다. 이를 방지하고자 질화막(14)의 두께를 높이면 기판과의 스트레스가 크게 증가시켜 소자의 전기적 특성이 나빠지는 단점이 있었다.
Therefore, as a result of the cleaning process, as shown by
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위하여 질화막 제거 전에 질화된 상부층을 제거하기 위한 습식 세정 공정 대신에 N2 임플랜트 공정을 실시하여 질화막 상부에 인위적인 손상을 일으킴으로써 상기 습식 세정 공정을 생략할 수 있어 세정 공정으로부터 손실되는 소자분리막의 두께 마진을 줄일 수 있을 뿐만 아니라 질화막으로 인한 스트레스를 줄일 수 있고 질화막 제거시 식각 시간을 단축할 수 있는 반도체장치의 STI형 소자분리막 형성방법을 제공하는데 있다.
An object of the present invention is to omit the wet cleaning process by artificially damaging the nitride film by performing an N 2 implant process instead of the wet cleaning process to remove the nitrided upper layer before removing the nitride film in order to solve the problems of the prior art. It is possible to reduce the thickness margin of the device isolation film lost from the cleaning process as well as to reduce the stress caused by the nitride film and to reduce the etching time when the nitride film is removed. .
상기 목적을 달성하기 위해 본 발명은 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 패드 산화막 및 질화막을 순차적으로 적층하는 단계와, 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 질화막과 산화막을 패터닝하고 기판의 소정 깊이까지 트렌치를 형성하는 단계와, 기판의 트렌치에 갭필 산화막을 채워넣고 질화막이 드러날때까지 갭필 산화막을 평탄화하는 단계와, 갭필 산화막이 형성된 기판에 N2 임플랜트 공정을 실시하여 질화막 상부에 손상을 일으키는 단계와, 질화막과 패드 산화막을 제거하여 기판에 소자 분리막을 형성하는 단계를 포함한다.
In order to achieve the above object, the present invention provides a method of forming a device isolation film having a trench structure for defining an active region and an isolation region of a device on a semiconductor substrate, the method comprising sequentially depositing a pad oxide film and a nitride film on the semiconductor substrate, and separating the device. Patterning the nitride film and the oxide film by using a mask to form an oxide film and forming a trench to a predetermined depth of the substrate, filling the gap fill oxide film in the trench of the substrate, and planarizing the gap fill oxide film until the nitride film is exposed; And performing a N 2 implant process on the substrate on which the gap fill oxide film is formed to cause damage to the nitride film, and removing the nitride film and the pad oxide film to form an isolation layer on the substrate.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 따른 STI형 소자분리막과 게이트산화막 제조 공정을 나타낸 공정 순서도로서, 이를 참조하면 본 발명의 STI형 소자분리막 형성 공정은 다음과 같다.2A to 2G are process flowcharts illustrating an STI type device isolation film and a gate oxide film manufacturing process according to the present invention. Referring to this, the STI type device isolation film forming process of the present invention is as follows.
우선, 도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(100) 상부에 패드산화막(102)을 형성하고, 그 위에 질화막(104)을 적층한다. 소자분리 마스크를 이용한 사진 및 식각 공정으로 질화막(104) 및 패드 산화막(102)을 패터닝하고 패터닝된 막에 의해 노출된 기판을 식각하여 소정 깊이의 트렌치(106)를 형성한다. 이때, 트렌치(106) 깊이는 적용 디바이스의 디자인 룰에 따라 차이가 있으나 약 2000∼4000Å정도로 한다. First, as shown in FIG. 2A, a
그리고 도 2b에 도시된 바와 같이, 트렌치 식각 손상을 보상하기 위하여 트렌치내에 희생 산화막을 150∼200Å정도 형성시킨 후에 성장된 희생 산화막을 제거한다. 다시 트렌치에 희생 산화막(108)을 형성하고, 측벽 산화막(110)을 150∼200Å정도 성장시킨다. As shown in FIG. 2B, in order to compensate for the trench etch damage, the sacrificial oxide film grown after the formation of the sacrificial oxide film in the trench is about 150 to 200 Å. Again, a
그 다음, 도 2c에 도시된 바와 같이 이후 갭필 산화막 증착시 패드산화막(102) 부분에 발생된 홈에 보이드가 발생되는 것을 방지하기 위해서 측벽산화막(110)이 형성된 기판 전면에 라이너 산화막(112)을 형성한다.Next, as shown in FIG. 2C, a
그리고나서 도 1d에 도시된 바와 같이 라이너 산화막(112)이 형성된 기판의 트렌치에 HDP(High Density Plasma) 방법을 이용하여 갭필 산화막(114)을 완전히 매립한다. 그리고, 질화막(104)을 식각 정지막으로 삼아 화학기계연마공정(chemical mechanical polishing)으로 상기 질화막(104)이 드러날 때까지 갭필 산화막(114)을 평탄화한다. Then, as shown in FIG. 1D, the
이어서, 도 2e에 도시된 바와 같이 갭필 산화막(114)이 형성된 기판에 N2 임플랜트 공정을 실시하여 질화막(104) 상부에 손상을 주어 상부면에 질화된(nitridation) 부분을 제거한다. 이때, N2 임플랜트 공정은 소스 가스로서 N2 또는 불활성 가스 Ar,Cl, F를 사용하고, 임플랜트 에너지를 20KeV이하로 하며 질화막(104) 표면으로부터 이온 투과 깊이(Rp)를 1000Å이하로 한다. 그리고, N2 임플랜트 공정은 도우즈량을 1E10 atoms/cm2이상으로 하고 틸트 각도를 0°또는 30°이상으로 한다. 만약 틸트 각도를 30°이상으로 할 경우 쉐도우 효과(shadow effect) 때문에 갭필 산화막(114)의 식각률이 달라져 트랜치 모트 현상을 없앨 수 있다.Subsequently, as illustrated in FIG. 2E, an N 2 implant process is performed on the substrate on which the gap
이러한 임플랜드 공정에 의해 종래 질화된 부분을 제거하기 위한 습식 세정공정을 실시할 수 있고 이후 산화막 제거를 위한 세정 공정으로 인한 갭필 산화막의 두께 손실을 최소 500Å 이내로 할 수 있다.By such an implant process, a wet cleaning process may be performed to remove the nitrided parts conventionally, and the thickness loss of the gapfill oxide film due to the cleaning process for removing the oxide film may be at least 500 kPa.
그리고나서, 도 2f에 도시된 바와 같이 인산(H3PO4) 딥 공정을 30분정도 실시하여 임플랜트에 의해 손상을 입은 질화막(104)을 모두 제거한다. 기판의 활성 영역에 남아있는 패드 산화막을 제거하기 위하여 HF(50:1) 딥 공정을 150∼180분간 실시하여 본 발명에 따른 STI 구조의 소자분리막을 형성한다.Then, as shown in FIG. 2F, a phosphoric acid (H 3 PO 4 ) dip process is performed for about 30 minutes to remove all of the
계속해서 STI 소자분리막이 형성된 기판에 웰을 형성할 때 기판 표면을 보호하기 위하여 스크린 산화막(미도시함)을 50∼100Å의 두께로 형성한 후에 임플랜트 공정을 실시하여 기판내에 웰(미도시함)을 형성한다. Subsequently, in order to protect the surface of the substrate when the well is formed on the substrate on which the STI device isolation film is formed, a screen oxide film (not shown) is formed to a thickness of 50 to 100 GPa, and then an implant process is performed to form a well in the substrate (not shown). To form.
그리고나서 도 1g에 도시된 바와 같이 상기 스크린 산화막을 제거하고자 HF(50:1) 딥 공정을 80∼100분간 실시하고 기판 전체에 게이트산화막(116)을 형성한다.Then, as shown in FIG. 1G, to remove the screen oxide film, an HF (50: 1) dip process is performed for 80 to 100 minutes, and a
그러므로, 본 발명은 N2 임플랜트 공정을 통해 질화막 상부에 형성된 질화된 부분을 제거하면서 질화막에 손상을 입힌다. 이로 인해 질화막 제거시 임플랜트에 의해 손상을 입은 질화막이 빨리 식각되어 공정 시간을 단축할 수 있으며 질화막 제거를 위한 습식 세정 공정을 생략할 수 있어 세정 공정으로 인한 갭필 산화막의 두께 손실을 줄일 수 있다.Therefore, the present invention damages the nitride film while removing the nitrided portion formed on the nitride film through the N 2 implant process. As a result, the nitride film damaged by the implant is quickly etched to remove the nitride film, thereby shortening the process time, and the wet cleaning process for removing the nitride film can be omitted, thereby reducing the thickness loss of the gapfill oxide film due to the cleaning process.
또한, 본 발명의 다른 실시예는 N2 임플랜트 공정시 에너지를 30KeV 이상으로 할 경우 질화막 상부의 손상을 일으킴과 동시에 N2 이온이 기판 표면까지 침투하게 되어 후속 게이트산화막 공정시 전기적 절연특성이 우수한 N2O 또는 NO 게이트산화막을 형성할 수 있고 이 두께를 50Å이하로 줄일 수 있다. 이러한 N2O 또는 NO 게이트산화막은 PMOS 트랜지스터의 경우 문턱전압(Vt)을 0.6V 이하로 낮추어 소자의 전기적 특성을 향상시킬 수 있다.
In addition, another embodiment of the present invention, when the energy of the N 2 implant process to 30KeV or more causes damage to the nitride film and at the same time the N 2 ions penetrate to the surface of the substrate N excellent in electrical insulation properties during the subsequent gate oxide film process A 2 O or NO gate oxide film can be formed and the thickness can be reduced to 50 kPa or less. The N 2 O or NO gate oxide film can improve the electrical characteristics of the device by lowering the threshold voltage (Vt) to 0.6V or less in the case of a PMOS transistor.
상술한 바와 같이, 본 발명은 N2 임플랜트 공정을 실시하여 질화막 상부에 손상을 줌으로써 질화막 제거전의 세정 공정으로 인해 유발되는 갭필 산화막의 두 께 손실을 막고 질화막 제거 시간을 1시간에서 30분으로 단축할 수 있다. 그래서, 본 발명은 질화막 상부 질화된 부분을 제거하는 세정 공정을 생략할 수 있어 이후 계속되는 세정 공정으로 인해 갭필 산화막의 두께 손실이 많아져 기판보다 낮아지는 현상을 막을 수 있다.As described above, the present invention prevents the loss of the thickness of the gapfill oxide film caused by the cleaning process before removing the nitride film by damaging the nitride film by performing an N 2 implant process, and reduces the nitride removal time from 1 hour to 30 minutes. Can be. Thus, the present invention can omit the cleaning process for removing the nitrided portion of the upper portion of the nitride film to prevent the phenomenon that the thickness of the gap fill oxide film is lowered than the substrate due to the subsequent cleaning process.
게다가, 본 발명은 N2 임플랜트 공정시 에너지를 30KeV 이상으로 할 경우 전기적 절연특성이 우수한 N2O 또는 NO 게이트산화막을 형성할 수 있는 효과가 있다. In addition, the present invention has the effect of forming an N 2 O or NO gate oxide film having excellent electrical insulation properties when the energy is more than 30 KeV during the N 2 implant process.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000052173A KR100675879B1 (en) | 2000-09-04 | 2000-09-04 | Method for forming STI type Isolation layer of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000052173A KR100675879B1 (en) | 2000-09-04 | 2000-09-04 | Method for forming STI type Isolation layer of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020018875A KR20020018875A (en) | 2002-03-09 |
| KR100675879B1 true KR100675879B1 (en) | 2007-02-05 |
Family
ID=19687254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000052173A KR100675879B1 (en) | 2000-09-04 | 2000-09-04 | Method for forming STI type Isolation layer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100675879B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455726B1 (en) * | 2002-03-26 | 2004-11-06 | 주식회사 하이닉스반도체 | Method for forming isolation layer in semiconductor device |
| KR100917106B1 (en) * | 2002-12-14 | 2009-09-15 | 매그나칩 반도체 유한회사 | Method for forming an isolation layer in semiconductor device |
-
2000
- 2000-09-04 KR KR1020000052173A patent/KR100675879B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020018875A (en) | 2002-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4813055B2 (en) | Method for manufacturing flash memory device | |
| US6482718B2 (en) | Method of manufacturing semiconductor device | |
| KR100363558B1 (en) | Method of forming a trench isolation in an integrated circuit device | |
| US20020048897A1 (en) | Method of forming a self-aligned shallow trench isolation | |
| KR100567022B1 (en) | Method for forming isolation layer of semiconductor device using trench technology | |
| KR20020021741A (en) | Semiconductor device having desired gate profile and Method of making thereof | |
| US6355539B1 (en) | Method for forming shallow trench isolation | |
| KR20010008579A (en) | Method for forming sti-type field oxide layer of a semiconductor device | |
| US6333218B1 (en) | Method of etching contacts with reduced oxide stress | |
| KR100564625B1 (en) | Semiconductor device including trench isolation film and method of fabrication the same | |
| KR100675879B1 (en) | Method for forming STI type Isolation layer of semiconductor device | |
| KR100540340B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR100500943B1 (en) | Method for protecting moat in semiconductor device with selective silicon recess | |
| KR100419754B1 (en) | A method for forming a field oxide of a semiconductor device | |
| KR100355608B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR20000044560A (en) | Method for forming trench isolation film of semiconductor device | |
| KR20000002769A (en) | Device isolation method for semiconductor device using trench | |
| KR100595858B1 (en) | Fabricating method of semiconductor device | |
| KR100575080B1 (en) | Method for fabricating shallow trench isolation | |
| KR20010061041A (en) | Forming method for a field oxide of semiconductor device | |
| KR20030001179A (en) | Method for forming isolation layer in semiconductor device | |
| KR20010025923A (en) | Method for shallow trench isolation | |
| KR20010019280A (en) | Method for shallow trench isolation | |
| KR100532961B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR20040056201A (en) | Method for forming isolation of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |