KR20010016698A - Method of forming shallow trench isolation layer in semiconductor device - Google Patents

Method of forming shallow trench isolation layer in semiconductor device Download PDF

Info

Publication number
KR20010016698A
KR20010016698A KR1019990031722A KR19990031722A KR20010016698A KR 20010016698 A KR20010016698 A KR 20010016698A KR 1019990031722 A KR1019990031722 A KR 1019990031722A KR 19990031722 A KR19990031722 A KR 19990031722A KR 20010016698 A KR20010016698 A KR 20010016698A
Authority
KR
South Korea
Prior art keywords
film
trench
substrate
forming
oxide film
Prior art date
Application number
KR1019990031722A
Other languages
Korean (ko)
Other versions
KR100305144B1 (en
Inventor
윤영식
손권
이근일
김형균
Original Assignee
박종섭
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 현대전자산업 주식회사 filed Critical 박종섭
Priority to KR1019990031722A priority Critical patent/KR100305144B1/en
Publication of KR20010016698A publication Critical patent/KR20010016698A/en
Application granted granted Critical
Publication of KR100305144B1 publication Critical patent/KR100305144B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Abstract

PURPOSE: A method for manufacturing a shallow-trench-isolation(STI) type isolation layer of a semiconductor device is provided to prevent a blowing-up phenomenon of a nitride layer in a high temperature oxide process, by using a buffer layer composed of a nitride layer and an oxide layer which are formed in a trench. CONSTITUTION: A pad oxide layer and a pad nitride are sequentially stacked on a semiconductor substrate(10). After the pad nitride layer and the pad oxide layer are patterned by performing a photolithography process using an isolation mask, a trench is formed in the substrate to a predetermined depth. A nitirde layer and an oxide layer are sequentially deposited in the trench to form a multilayered buffer layer for reducing stress of the substrate of the trench and a gap fill oxide layer(22) to be formed later. After the gap fill oxide layer is filled and planarized in the trench of the substrate having the buffer layer, the pad nitride layer is eliminated to form an isolation layer.

Description

반도체장치의 STI형 소자분리막 형성방법{Method of forming shallow trench isolation layer in semiconductor device}Method of forming shallow trench isolation layer in semiconductor device

본 발명은 반도체장치의 소자 분리 방법에 관한 것으로서, 특히 트렌치 식각후 산화 장벽으로 질화박막을 이용하면서 이후 트렌치의 갭필 산화막 공정으로 인해 질화막의 블루잉-업(blowing-up) 현상을 방지할 수 있는 반도체장치의 STI형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method of a semiconductor device. In particular, a thin nitride film is used as an oxidation barrier after trench etching, and subsequently, a blow-up phenomenon of the nitride film can be prevented due to the gapfill oxide process of the trench. A method of forming an STI type isolation film for a semiconductor device.

최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.Recently, as the development of semiconductor device manufacturing technology and the application of memory devices have been expanded, the development of large-capacity memory devices has been progressed. It has been promoted by a memory cell study. In particular, the reduction of the device isolation film that separates the devices has emerged as one of the important items in the technology of miniaturization of memory devices.

종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.Conventional device isolation technology has mainly been a LOCal Oxidation of Silicon (LOCOS) technology to selectively grow a thick oxide film on the semiconductor substrate to form a device isolation film. However, the LOCOS technique cannot reduce the width of the device isolation region due to side diffusion and bird's beak of the device isolation layer. Therefore, the LOCOS technology cannot be applied to a large-capacity memory device whose device design dimension is reduced to less than a submicron, and thus, a new device isolation technology is required.

이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.As a result, a trench capable of electrically separating devices by forming trenches having a width of about 1Å or less and a depth of several tens to hundreds of Å on a semiconductor substrate due to the necessity of a new device isolation technology and the development of etching technology. Device isolation technology has emerged. The device isolation technology using this trench can reduce the device isolation region by nearly 80% compared to the conventional LOCOS technology.

더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 즉, STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.Moreover, recently, the STI (Shallow Trench Isolation) process, which greatly reduces the stress applied to the wafer substrate and improves the problem of the trench isolation layer, has emerged. In other words, the STI process is a technique of forming a device isolation film by forming a trench having a predetermined depth in the semiconductor substrate, depositing an oxide film on the trench by chemical vapor deposition, and etching an unnecessary oxide film by a chemical mechanical polishing process.

예를 들면, 종래 기술의 STI형 소자분리막 제조 공정은 실리콘기판 상부에 패드 산화막을 형성하고, 그 위에 패드 질화막을 적층한다. 소자분리 마스크를 이용한 사진 및 식각 공정으로 패드 질화막 및 패드 산화막을 패터닝하고 패터닝된 막에 의해 노출된 기판을 선택 식각하여 소정 깊이까지 트렌치를 형성한다.For example, in the prior art STI type isolation film manufacturing process, a pad oxide film is formed on a silicon substrate, and a pad nitride film is laminated thereon. The pad nitride layer and the pad oxide layer are patterned by a photolithography and an etching process using a device isolation mask, and the substrate exposed by the patterned layer is selectively etched to form trenches up to a predetermined depth.

이어서, 표면 전하 트랩을 제거하기 위하여 트렌치내에 열산화막을 형성한 후에 기판 전면에 라이너(liner) 질화박막을 형성한다. 이때, 질화박막은 이후 고온의 갭필 산화막 증착 공정시 기판의 산소가 침투되어 식각 피트(etch pit)를 제거하기 위한 산화 장벽을 역할을 한다.Subsequently, a thermal oxide film is formed in the trench to remove the surface charge trap, and then a liner nitride thin film is formed on the entire surface of the substrate. In this case, the thin nitride film serves as an oxidation barrier for removing the etch pit by infiltrating oxygen of the substrate during a high-temperature gap fill oxide film deposition process.

그 다음, HDP(High Density Plasma)를 이용하여 트렌치 내부를 갭필 산화막으로 완전히 매립하고 패드 질화막을 식각 정지막으로 삼아 화학적 기계적 연마공정으로 갭필 산화막을 평탄화한 후에 남아 있는 질화막을 제거하여 STI형 소자분리막을 형성한다.Then, using a high density plasma (HDP), the trench is completely filled with a gap fill oxide film, and the pad nitride film is used as an etch stop film, and the nitride film remaining after the gap fill oxide is flattened by a chemical mechanical polishing process is removed. To form.

하지만, 종래 STI형 소자분리공정에 있어서, 갭필 산화막 공정시 발생하는 스트레스에 의해 라이너 질화막이 블루잉-업된다. 이러한 기판내의 질화막의 블루잉-업 현상은 이후 소자 제조 공정시 고온의 열공정시 결함을 발생하여 소자의 전기적인 특성을 저하시킨다.However, in the conventional STI type device isolation process, the liner nitride film is blued-up due to the stress generated during the gapfill oxide film process. The blue-up phenomenon of the nitride film in the substrate may cause defects during high temperature thermal processing in the device fabrication process, thereby lowering the electrical characteristics of the device.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 식각 후에 산화 장벽 역할을 하는 라이너 질화막 증착 전이나 후에 화학기상증착법으로 산화막을 추가 형성함으로써 갭필 산화막의 고온 산화공정시 질화막의 블루잉-업 현상을 방지할 수 있는 반도체장치의 STI형 소자분리막 형성방법을 제공하는데 있다.An object of the present invention is to bluish the nitride film during the high temperature oxidation process of the gapfill oxide film by forming an oxide film by chemical vapor deposition before or after the deposition of the liner nitride film which serves as an oxidation barrier after the trench etching to solve the problems of the prior art as described above An object of the present invention is to provide a method for forming an STI type device isolation film in a semiconductor device which can prevent the up-up.

도 1a 내지 도 1d는 본 발명의 일 실시예에 의한 반도체장치의 STI형 소자분리막 형성방법을 나타낸 공정 순서도이며,1A to 1D are flowcharts illustrating a method of forming an STI type isolation layer in a semiconductor device according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체장치의 소자분리막을 나타낸 단면도,2 is a cross-sectional view illustrating an isolation layer of a semiconductor device in accordance with another embodiment of the present invention;

도 3은 본 발명의 또 다른 실시예에 따른 반도체장치의 STI형 소자분리막을 나타낸 단면도.3 is a cross-sectional view illustrating an STI type isolation film of a semiconductor device according to still another embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 실리콘 기판 12: 패드산화막10 silicon substrate 12 pad oxide film

14: 패드질화막 16: 트렌치14: pad nitride film 16: trench

18: 질화막 20: 산화막18: nitride film 20: oxide film

22: 갭필 산화막 ISO: 소자분리막22: gap fill oxide ISO: device isolation film

상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 패드 산화막 및 패드 질화막을 순차적으로 적층하는 단계와, 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 패드 질화막과 패드 산화막을 패터닝한 후에 상기 기판의 소정 깊이까지 트렌치를 형성하는 단계와, 트렌치 내에 질화막/산화막을 순차 증착해서 트렌치의 기판과 이후 형성될 갭필 산화막의 스트레스를 완화하는 다층의 버퍼막을 형성하는 단계와, 버퍼막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 패드 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of forming a device isolation film having a trench structure for defining an active region and an isolation region of a device on a semiconductor substrate, the method comprising sequentially depositing a pad oxide film and a pad nitride film on the semiconductor substrate; Forming a trench to a predetermined depth of the substrate after patterning the pad nitride layer and the pad oxide layer by performing a photolithography process and an etching process using a separation mask; and depositing a nitride layer / oxide layer sequentially in the trench to form a substrate of the trench and a gap fill to be formed thereafter. Forming a multilayer buffer film to alleviate stress of the oxide film, and filling the gap fill oxide film in the trench of the substrate on which the buffer film is formed, and planarizing it, and then removing the pad nitride film to form a device isolation film on the substrate. It is done.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명의 일 실시예에 의한 반도체장치의 STI형 소자분리막 형성방법을 나타낸 공정 순서도로서, 이를 참조하면 본 발명의 소자분리 공정의 일 실시예는 다음과 같다.1A to 1D are flowcharts illustrating a method of forming an STI type device isolation film of a semiconductor device according to an embodiment of the present invention. Referring to this, an embodiment of the device isolation process of the present invention is as follows.

우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)에 순차적으로 30∼100Å정도의 얇은 패드산화막(12) 및 500∼2000Å두께의 패드질화막(14)을 적층한다. 그 위에 소자분리마스크용 감광막(도시하지 않음)을 도포한 후에 건식 식각 공정을 실시하여 패드질화막(14)과 패드산화막(12)을 패터닝하고, 패터닝된 막(14,12)에 의해 노출된 기판(10) 내에 트렌치(16)를 형성한다. 이때, 트렌치(16) 식각 깊이는 적용 디바이스의 디자인 룰에 따라 차이가 있으나 본 실시예에서는 약 2000∼4000Å정도로 식각한다. 또한, 상기 트렌치 식각 공정시 정확한 패터닝을 위해서 상기 패드질화막(14) 상부에 난반사를 방지하는 비반사막을 200∼500Å정도 추가 적층시킬 수도 있다.First, as shown in FIG. 1A, a thin pad oxide film 12 of about 30 to 100 microseconds and a pad nitride film 14 of 500 to 2000 microsecond thickness are sequentially stacked on a silicon substrate 10 as a semiconductor substrate. After the photoresist film (not shown) for device isolation mask is applied thereon, a dry etching process is performed to pattern the pad nitride film 14 and the pad oxide film 12 and to expose the substrate by the patterned films 14 and 12. The trench 16 is formed in 10. At this time, the trench 16 may have an etching depth that varies depending on the design rules of the applied device, but in the present embodiment, the trench 16 may be etched at about 2000 to 4000 microseconds. In addition, for accurate patterning during the trench etching process, an anti-reflective film that prevents diffuse reflection may be further stacked on the pad nitride layer 14 by about 200 to 500 mW.

그 다음, 도 1b 및 도 1c에 도시된 바와 같이, 트렌치(16) 내에 질화막(18)/산화막(20)을 순차 증착하여 트렌치의 기판과 이후 형성될 갭필 산화막의 스트레스를 완화하여 질화막의 블루잉-업을 방지하는 다층의 버퍼막을 형성한다.Then, as shown in FIGS. 1B and 1C, the nitride film 18 / oxide film 20 is sequentially deposited in the trench 16 to relieve stress of the trench substrate and the gap fill oxide film to be formed later, thereby bluing the nitride film. A multilayer buffer film is formed to prevent -up.

본 실시예에서 버퍼막은 질화막(18) 및 산화막(20)이 적층된 구조로 이루어진다. 여기서, 질화막(18)은 이후 고온의 갭필용 산화 공정시 기판의 산소가 침투되어 식각 피트를 방지하기 위한 산화 장벽 역할을 한다. 그리고, 산화막(20)은 테트라에틸오소실리케이트(tetra-etly-ortho-silicate), 모노사일렌(SiH4), 다이클로사일렌(SiH2Cl2) 물질 중에서 어느 하나를 화학기상증착법으로 증착해서 얻는다.In this embodiment, the buffer film has a structure in which the nitride film 18 and the oxide film 20 are stacked. Here, the nitride film 18 serves as an oxidation barrier to prevent etching pits by infiltrating oxygen from the substrate during the high temperature gap fill oxidation process. In addition, the oxide film 20 is deposited by chemical vapor deposition of any one of tetra-etly-ortho-silicate, monostyrene (SiH 4 ), and dichlorosilane (SiH 2 Cl 2 ). Get

또한, 상기 질화막(18)의 두께는 50∼80Å로 하며, 상기 산화막(20)의 두께는 30∼150Å로 하는 것이 바람직하다.In addition, the thickness of the nitride film 18 is preferably 50 to 80 kPa, and the thickness of the oxide film 20 is preferably 30 to 150 kPa.

그 다음, 도 1d에 도시된 바와 같이, 질화막(18) 및 산화막(20)의 버퍼막이 형성된 기판의 트렌치에 HDP(High Density Plasma) 방법을 이용하여 갭필 산화막(22)을 매립하고, 평탄화 공정으로 패드질화막(14)이 드러날 때까지 갭필 산화막(22)을 연마한 후에 인산 용액으로 패드질화막(14)을 제거하면 기판에는 본 발명에 따른 STI형 소자분리막(ISO)이 형성된다.Next, as shown in FIG. 1D, the gapfill oxide film 22 is buried in the trench of the substrate on which the nitride film 18 and the buffer film of the oxide film 20 are formed by using an HDP (High Density Plasma) method. After polishing the gap fill oxide film 22 until the pad nitride film 14 is exposed, the pad nitride film 14 is removed with a phosphoric acid solution to form an STI type isolation film ISO according to the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체장치의 소자분리막을 나타낸 단면도로서, 이를 참조하면 본 발명의 소자 분리공정은 다음과 같다.2 is a cross-sectional view illustrating a device isolation film of a semiconductor device according to another embodiment of the present invention. Referring to this, the device isolation process of the present invention is as follows.

우선, 상술한 일 실시예와 동일하게 트렌치 식각 공정을 진행하고, 기판의 트렌치 내에 트렌치 식각 손상으로 인한 표면전하 트랩을 방지하는 통상의 열산화 공정(희생산화막, 측벽산화막 증착)을 실시한다.First, a trench etching process is performed in the same manner as in the above-described embodiment, and a conventional thermal oxidation process (dilution film, sidewall oxide film deposition) is performed to prevent surface charge traps due to trench etching damage in the trenches of the substrate.

그 다음, 화학기상증착법으로 산화막(30)을 100Å의 두께로 증착한 후에 라이너 질화박막(32)을 70Å정도 증착하여 트렌치의 기판과 이후 형성될 갭필 산화막의 스트레스를 완화하는 다층의 버퍼막을 형성한 후에 나머지 공정을 진행한다. 그러므로, 본 실시예에서는 트렌치내에 산화막 및 질화막 구조의 버퍼막을 형성함으로서 질화막의 접착을 개선하면서 이후 갭필 산화막 공정시 블루잉-업 현상을 막을 수 있다.Subsequently, after depositing the oxide film 30 to a thickness of 100 kPa by chemical vapor deposition, the liner nitride film 32 is deposited to about 70 kPa to form a multilayer buffer film that relieves stress of the trench substrate and the gap fill oxide film to be formed thereafter. The rest of the process proceeds. Therefore, in the present embodiment, the buffer film of the oxide film and the nitride film structure is formed in the trench, thereby improving adhesion of the nitride film and preventing the bluing-up phenomenon during the gap fill oxide film process.

도 3은 본 발명의 또 다른 실시예에 따른 반도체장치의 STI형 소자분리막을 나타낸 단면도로서, 이를 참조하면, 본 발명의 또 다른 STI형 소자분리 공정은 다음과 같다.3 is a cross-sectional view illustrating an STI type device isolation film of a semiconductor device according to still another embodiment of the present invention. Referring to this, another STI type device isolation process of the present invention is as follows.

도 1a에서와 마찬가지로 기판에 트렌치 식각 공정을 진행한다.As in FIG. 1A, a trench etching process is performed on the substrate.

그 다음, 도 3에 도시된 바와 같이, 제 1산화막(40)을 100Å의 두께로 증착하고 라이너 질화박막(42)을 70Å정도 증착한 후에 다시 제 2산화막(44)을 100Å의 두께로 증착하여 트렌치의 기판과 이후 형성될 갭필 산화막의 스트레스를 완화하면서 질화막의 블루잉-업 현상을 방지하는 다층의 버퍼막을 형성한다. 이후, 갭필 산화 공정 및 평탄화 공정을 진행하여 STI형 소자분리막(ISO)을 형성한다.Next, as shown in FIG. 3, the first oxide film 40 is deposited to a thickness of 100 GPa, the liner nitride thin film 42 is deposited to about 70 GPa, and then the second oxide film 44 is deposited to a thickness of 100 GPa. A multilayer buffer film is formed to reduce the stress of the substrate of the trench and the gapfill oxide film to be formed later, and to prevent the blueing-up phenomenon of the nitride film. Thereafter, the gap fill oxidation process and the planarization process are performed to form an STI type isolation layer ISO.

이에 따라, 본 발명의 실시예에 따른 소자분리막은 트렌치내에 산화막/질화막/산화막 구조의 버퍼막을 포함하고 있어 평탄화 공정시 상기 질화막 전/후로 산화막의 식각 률이 동일하기 때문에 소자분리막 에지 부분의 모트(moat) 현상을 개선한다.Accordingly, the device isolation film according to the embodiment of the present invention includes an oxide film, a nitride film, and an oxide film buffer layer in the trench, so that the etching rate of the oxide film before and after the nitride film is the same during the planarization process. moat) to improve the phenomenon.

상술한 바와 같이 본 발명은, 기판내의 식각 피트를 제거하기 위해 트렌치내에 산화 장벽으로서 라이너 질화막을 포함한 소자분리막의 제조 공정에 있어서, 상기 질화막 증착전이나 후에 화학기상증착법에 의한 산화막을 추가 형성한다.As described above, the present invention further provides an oxide film by chemical vapor deposition before or after the deposition of the nitride film in the manufacturing process of the device isolation film including the liner nitride film as an oxide barrier in the trench to remove the etch pit in the substrate.

이에 따라, 상기 트렌치내의 질화막 및 산화막으로 이루어진 버퍼막에 의해 갭필 산화막의 고온 산화공정시 질화막의 블루잉-업 현상을 방지하면서 소자분리막의 에지에 발생하는 모트 현상을 막을 수 있어 소자의 전기적 특성을 향상시킨다.Accordingly, the buffer film formed of the nitride film and the oxide film in the trench prevents the blue-up phenomenon of the nitride film during the high temperature oxidation process of the gapfill oxide film and prevents the mott phenomenon occurring at the edge of the device isolation film, thereby improving the electrical characteristics of the device. Improve.

Claims (6)

반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,In forming a device isolation film having a trench structure to define an active region and an isolation region of a device on a semiconductor substrate, 반도체기판에 패드 산화막 및 패드 질화막을 순차적으로 적층하는 단계;Sequentially depositing a pad oxide film and a pad nitride film on a semiconductor substrate; 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 패드 질화막과 패드 산화막을 패터닝한 후에 상기 기판의 소정 깊이까지 트렌치를 형성하는 단계;Forming a trench to a predetermined depth of the substrate after patterning the pad nitride layer and the pad oxide layer by performing a photolithography and an etching process using a device isolation mask; 상기 트렌치 내에 질화막/산화막을 순차 증착해서 트렌치의 기판과 이후 형성될 갭필 산화막의 스트레스를 완화하는 다층의 버퍼막을 형성하는 단계; 및Sequentially depositing a nitride film / oxide film in the trench to form a multilayer buffer film that relieves stress of the substrate of the trench and the gapfill oxide film to be formed later; And 상기 버퍼막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 상기 패드 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.And forming a device isolation film on the substrate by filling the gap fill oxide film into the trench of the substrate on which the buffer film is formed, and planarizing the gap fill oxide, thereby forming a device isolation film on the substrate. 제1항에 있어서, 상기 버퍼막의 산화막은 화학기상증착법에 의해 테트라에틸오소실리케이트, 모노사일렌, 다이클로사일렌 물질 중에서 어느 하나를 증착하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.The method of claim 1, wherein the oxide film of the buffer film is formed by depositing any one of tetraethyl orthosilicate, monosilylene, and dichloroxylene by chemical vapor deposition. 제1항에 있어서, 상기 버퍼막을 구성하는 질화막의 두께는 50∼80Å이며, 상기 버퍼막을 구성하는 산화막 두께는 30∼150Å인 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.The method for forming an STI type device isolation film for a semiconductor device according to claim 1, wherein the nitride film constituting said buffer film is 50-80 GPa, and the oxide film constituting said buffer film is 30-150 GPa. 제1항에 있어서, 상기 갭필 산화막의 증착은 고밀도 플라즈마 방식으로 산화막을 증착하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.The method of claim 1, wherein the gap fill oxide film is deposited by a high density plasma method. 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,In forming a device isolation film having a trench structure to define an active region and an isolation region of a device on a semiconductor substrate, 반도체기판에 패드 산화막 및 패드 질화막을 순차적으로 적층하는 단계;Sequentially depositing a pad oxide film and a pad nitride film on a semiconductor substrate; 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 패드 질화막과 패드 산화막을 패터닝한 후에 상기 기판의 소정 깊이까지 트렌치를 형성하는 단계;Forming a trench to a predetermined depth of the substrate after patterning the pad nitride layer and the pad oxide layer by performing a photolithography and an etching process using a device isolation mask; 상기 트렌치 내에 산화막/질화막을 순차 증착해서 트렌치의 기판과 이후 형성될 갭필 산화막의 스트레스를 완화하는 다층의 버퍼막을 형성하는 단계; 및Sequentially depositing an oxide film / nitride film in the trench to form a multilayer buffer film that relieves stress of the substrate of the trench and the gapfill oxide film to be formed later; And 상기 버퍼막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 상기 패드 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.And forming a device isolation film on the substrate by filling the gap fill oxide film into the trench of the substrate on which the buffer film is formed, and planarizing the gap fill oxide, thereby forming a device isolation film on the substrate. 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,In forming a device isolation film having a trench structure to define an active region and an isolation region of a device on a semiconductor substrate, 반도체기판에 패드 산화막 및 패드 질화막을 순차적으로 적층하는 단계;Sequentially depositing a pad oxide film and a pad nitride film on a semiconductor substrate; 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 패드 질화막과 패드 산화막을 패터닝한 후에 상기 기판의 소정 깊이까지 트렌치를 형성하는 단계;Forming a trench to a predetermined depth of the substrate after patterning the pad nitride layer and the pad oxide layer by performing a photolithography and an etching process using a device isolation mask; 상기 트렌치 내에 산화막/질화막/산화막을 순차 증착해서 트렌치의 기판과 이후 형성될 갭필 산화막의 스트레스를 완화하는 다층의 버퍼막을 형성하는 단계; 및Sequentially depositing an oxide film / nitride film / oxide film in the trench to form a multilayer buffer film that relieves stress of the substrate of the trench and the gapfill oxide film to be formed thereafter; And 상기 버퍼막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 상기 패드 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.And forming a device isolation film on the substrate by filling the gap fill oxide film into the trench of the substrate on which the buffer film is formed, and planarizing the gap fill oxide, thereby forming a device isolation film on the substrate.
KR1019990031722A 1999-08-02 1999-08-02 Method of forming shallow trench isolation layer in semiconductor device KR100305144B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990031722A KR100305144B1 (en) 1999-08-02 1999-08-02 Method of forming shallow trench isolation layer in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990031722A KR100305144B1 (en) 1999-08-02 1999-08-02 Method of forming shallow trench isolation layer in semiconductor device

Publications (2)

Publication Number Publication Date
KR20010016698A true KR20010016698A (en) 2001-03-05
KR100305144B1 KR100305144B1 (en) 2001-09-29

Family

ID=19606046

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990031722A KR100305144B1 (en) 1999-08-02 1999-08-02 Method of forming shallow trench isolation layer in semiconductor device

Country Status (1)

Country Link
KR (1) KR100305144B1 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100406180B1 (en) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 Method of manufacturing a flash memory cell
KR100412138B1 (en) * 2001-12-27 2003-12-31 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR20040006321A (en) * 2002-07-11 2004-01-24 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR100567022B1 (en) * 1999-12-29 2006-04-04 매그나칩 반도체 유한회사 Method for forming isolation layer of semiconductor device using trench technology
KR101032893B1 (en) * 2003-07-22 2011-05-06 주식회사 하이닉스반도체 Method for making semiconductor device having trench isolation

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567022B1 (en) * 1999-12-29 2006-04-04 매그나칩 반도체 유한회사 Method for forming isolation layer of semiconductor device using trench technology
KR100406180B1 (en) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 Method of manufacturing a flash memory cell
KR100412138B1 (en) * 2001-12-27 2003-12-31 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR20040006321A (en) * 2002-07-11 2004-01-24 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR101032893B1 (en) * 2003-07-22 2011-05-06 주식회사 하이닉스반도체 Method for making semiconductor device having trench isolation

Also Published As

Publication number Publication date
KR100305144B1 (en) 2001-09-29

Similar Documents

Publication Publication Date Title
US6140242A (en) Method of forming an isolation trench in a semiconductor device including annealing at an increased temperature
US6642125B2 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same
KR100567022B1 (en) Method for forming isolation layer of semiconductor device using trench technology
KR100305144B1 (en) Method of forming shallow trench isolation layer in semiconductor device
KR20010008579A (en) Method for forming sti-type field oxide layer of a semiconductor device
KR100289663B1 (en) Device Separator Formation Method of Semiconductor Device
KR100500942B1 (en) Fabricating method for trench isoaltion layer using bottom anti reflection coating
KR100868925B1 (en) Method for forming the Isolation Layer of Semiconductor Device
KR100596876B1 (en) Method for forming device isolation film of semiconductor device
KR100305026B1 (en) Manufacturing method of semiconductor device
KR100305145B1 (en) Method of forming shallow trench isolation layer in semiconductor device
KR20010008607A (en) Method of forming isolation layer in semiconductor device
KR100355608B1 (en) Method for forming isolation layer of semiconductor device
KR100327571B1 (en) Method of forming device isolation film in semiconductor device
KR100321174B1 (en) Method of forming isolation layer in semiconductor device
KR100675879B1 (en) Method for forming STI type Isolation layer of semiconductor device
KR19990057375A (en) Device Separating Method of Semiconductor Device
KR20050069519A (en) Method for manufacturing semiconductor devices
KR19980083839A (en) Trench isolation method for semiconductor devices
KR20050003013A (en) Fabricating method forming isolation layer in semiconductor device
KR20010035576A (en) Method of forming shallow trench isolation layer in semiconductor device
KR19990011893A (en) Isolation Area Formation Method
KR20000065984A (en) method of trench isolation in semiconductor device
KR19990057376A (en) Device Separating Method of Semiconductor Device
KR20000015298A (en) Isolation method of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee