JPS63241767A - デジタルデ−タ再生装置におけるバツフアメモリのアドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばコンパクトディスクプレーヤ等のよ
うなデジタルデータ再生装置に係り、特にその再生され
たデジタル化データを一旦記憶するためのバッファメモ
リのアドレス制御回路の改良に関する。

（従来の技術） 周知のように、音響機器の分野では、可及的に高密度か
つ高忠実度記録再生化を図るために、情報信号をＰＣＭ
（パルス　コード　モジュレーション）技術によりデジ
タル化データに変換して、例えばディスクや磁気テープ
等の記録媒体に記録し、これを再生するようにしたデジ
タル記録再生システムが普及している。このうち、記録
媒体としてディスクを使用するものでは、直径１２Ｃ１
１のディスクにデジタル化データに対応したビット列を
形成し、これを光学式に読み取るようにしてなるコンパ
クトディスクが、現在では主流となっている。

一方、上記のようなコンパクトディスクを再生するコン
パクトディスクプレーヤは、半導体レーザ及び光電変換
素子等を内蔵した光学式ピックアップを、ディスクの内
周側から外周側に向けてリニアトラッキング式に移動さ
せるとともに、コンパクトディスクを線速度一定（ＣＬ
Ｖ）方式で回転させることによって、コンパクトディス
クに記録されたデータの読み取りを行なうようにしてい
るものである。

ここで、上記コンパクトディスクプレーヤでは、再生さ
れたデジタル化データに含まれるジッタ成分を吸収する
ために、デジタル化データをバッファメモリに一旦書き
込み、このバッファメモリから一定のタイミングでデジ
タル化データを読み出すようにしている。この場合、コ
ンパクトディスクプレーヤで再生されたデジタル化デー
タには、細かいジッタ成分の外に、時間軸上でかなり長
いうねりの成分が含まれているので、上記バッファメモ
リの容量は、このような点を考慮して設定されている。

第２図は、コンパクトディスクプレーヤのバッフ７メモ
リに対する、従来のアドレス生成手段を示すものである
。すなわち、図中１１は入力端子で、図示しない光学式
ピックアップから出力されたＲＦ信号を、所定のスライ
スレベルとレベル比較して得られるデジタル化データが
供給されている。

なお、このデジタル化データには、ＥＦＭ（エイト　ト
ウ　フォーティーン　モジュレーション）変調が隠され
ている。

ここで、上記入力端子１１に供給されたデジタル化デー
タは、データ処理回路１２．同期信号検出回路１３及び
ＰＬＬ　（位相同期ループ）回路１４にそれぞれ供給さ
れる。このうち、同期信号検出回路１３は、入力された
デジタル化データに含まれる同期信号成分を検出して、
フレーム同期信＠５ＹＮＣを生成するものである。また
、上記ＰＬＬ回路１４は、入力されたデジタル化データ
に同期したデータ抜き取り用クロック信号ＰＬＣＫを生
成するものである。

そして、上記フレーム同期信号５ＹＮＣ及びデータ抜き
取り用クロック信＠ＰＬＣＫは、カウンタ回路１５に供
給される。このカウンタ回路１５は、データ扱き取り用
クロック信号ＰＬＣＫをカウントし、フレーム同期信号
５ＹＮＣでそのカウント値をクリアすることにより、デ
ータ分離信号ＤＶを生成して上記データ処理回路１２に
出力するものである。

ここで、データ処理回路１２は、入力されたデジタル化
データをＥＦＭ復調し、データ分離信号ＤＶに基づいて
、コントロールデータ、オーディオデータＡＤ及びエラ
ー訂正用のＣＲＣデータ等に分離するものである。そし
て、このうちオーディオデータＡＤが、出力端子１６を
介して図示しないバッフ７メモリに供給されるようにな
されている。

また、上記カウンタ回路１５のカウント動作に同期して
、書き込みアドレス発生回路１７が、上記バッファメモ
リに対する書き込みアドレスＷＡを生成している。

一方、図中１８は入力端子で、図示しない水晶振動子で
発生された一定周期の基準クロック信号が供給されてい
る。この入力端子１８に供給された基準クロック信号は
、分周回路１９により所定の分周比で分周され、読み出
しアドレス発生回路２０に供給されて、上記バッファメ
モリに対する読み出しアドレスＲＡの生成に供されてい
る。

そして、上記書き込みアドレス発生回路１７から出力さ
れる書き込みアドレスＷＡ、及び読み出しアドレス発生
回路２０から出力される読み出しアドレスＲＡが、スイ
ッチ回路２１によって選択的に出力端子２２を介して、
上記バッファメモリに供給されるようになされている。

このため、入力端子１１に供給されるデジタル化データ
に同期したタイミングで、オーディオデータＡＤが上記
バッファメモリに書き込まれるとともに、水晶振動子で
生成される基準クロック信号に同期した一定のタイミン
グで、バッファメモリに記憶されたオーディオデータＡ
Ｄが読み出され、ここにジッタ成分の吸収が行なわれる
ものである。

しかしながら、上記のような従来のアドレス生成手段で
は、デジタル化データが正常に得られているときには何
ら問題がないが、例えばディスク上の傷等によりドロッ
プアウトが生じたり、デジタル化データに雑音が混入さ
れたり、またディスクの回転むらによって、第３図に示
すように、デジタル化データのビットレートが大幅に変
動したりした場合に、次のような問題が生じる。

すなわち、第４図＜ａ）に点線で示すように、入力端子
１１に供給されるデジタル化データが不確定になると、
ＰＬＬ回路１４がロックされなくなり、データ抜き取り
用クロック信号ＰＬＣＫが同図＜ｂ）に示すように不規
則な周期で発生されるようになる。このため、上記デー
タ抜き取り用り０ツク信＠ＰＬｃＫをカウントするカウ
ンタ回路１５のカウント動作が、第４図（Ｃ）に示すよ
うに不規則な周期となり、これにより、書き込みアドレ
ス発生回路１７から出力される書き込みアドレスＷＡの
発生タイミングも、同図（ｄ）に示すように不規則にな
るものである。

一方、ＰＬＬ回路１４がロックされなくなっても、ディ
スクの回転速度は急激に変動されないため、データ処理
回路１２からは、第４図（ｅ）に示すように、略正常な
周期でオーディオデータＡＤが発生されている。このた
め、書き込みアドレスＷＡとオーディオデータＡＤとの
発生タイミングが一致せず、第４図中点線の矢印で示す
ように、書き込みアドレスＷＡが発生されたときに、そ
のアドレスＷＡに書き込み得るタイミングで発生されて
いるオーディオデータＡＤのみが、バッフ１メモリに古
き込まれることになる。

すなわち、デジタル化データが不確定になりＰＬＬ回路
１４がロックされなくなると、正常な書き込みアドレス
ＷＡの生成が行なえなくなり、全てのオーディオデータ
ＡＤをバッファメモリに書き込むことができなくなって
、例えばディンターリーブミスの発生や、エラー訂正不
能等の事態が発生し、正確な再生動作ができなくなるも
のである。

また、ＰＬＬ回路１４が−Ｈロツクされなくなると、デ
ジタル化データが正常に得られるようになっても、再び
ロック状態となるまでに時間がかかるので、その間も正
確な再生を行なうことができないものである。

ここで、ＰＬＬ回路１４が正常なロック状態にある場合
には、書き込みアドレス発生回路１７からは、第４図（
ｆ）に水音ように、オーディオデータＡＤに同期して書
き込みアドレスＷＡが発生されるので、同図中実線の矢
印で示すように、全てのオーディオデータＡＤがバッフ
ァメモリに害き込まれるようになるものである。

また、ＰＬＬ回路１４がロックされなくなった場合でも
、分周回路１９は水晶振動子の基準クロック信号を分周
しているので、その出力クロック信号は第４図（ｇ）に
示すように一定周期となっており、読み出しアドレスＲ
Ａは同図（ｈ）に示すように正常なタイミングで発生さ
れている。このため、ディスクの回転速度が速くなり、
デジタル化データのビットレートが高くなると、バッフ
ァメモリがオーバーフローしてしまうという問題も生じ
る。

（発明が解決しようとする問題点） 以上のように、バッフ７メモリに対する従来のアドレス
生成手段では、再生されたデジタル化データが、ドロッ
プアウトや雑音及びディスクの回転むら等の要因により
不確定になると、ＰＬＬ回路１４がロックされなくなり
、バッファメモリへの書き込みアドレスＷＡが正常に生
成されなくなって、正確な再生が行なえなくなるという
問題を有している。

そこで、この発明は上記事情を考慮してなされたもので
、ＰＬＬ回路がロックされなくなっても、略正常な書き
込みアドレスを発生させることができ、正確な再生動作
を行なわせることのできる極めて良好なデジタルデータ
再生装置におけるバッファメモリのアドレス制御回路を
提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） すなわち、この発明に係るデジタルデータ再生装置にお
けるバッファメモリのアドレス制御回路は、データ抜き
取り用クロック信号に略等しい一定の周波数を有する基
準クロック信号を計数するとともに、デジタル化データ
中に含まれる同期信号に基づいて初期状態に設定される
計数手段を備え、同期信号が正規のタイミングで得られ
なくなったことを検出して、計数手段の分周数を、同期
信号が正規のタイミングで得られなくなる直前の値に保
持させる。そして、位相同期ループがロック状態からず
れたことを検出して、計数手段の出力により書き込みア
ドレス生成手段を動作させるようにしたものである。

（作用） 上記のような構成によれば、同期信号が正規のタイミン
グで得られなくなったことを検出し、データ抜き取り用
クロック信号に略等しい一定の周波数を有する基準クロ
ック信号を計数する計数手段の分周数を、同期信号が正
規のタイミングで得られなくなる直前の値に保持させ、
位相同期ループがロック状態からずれたことを検出して
、計数手段の出力により吉き込みアドレス生成手段を動
作させるようにしたので、書き込みアドレスを略正常な
状態で発生させることができ、正確な再生動作を行なえ
るようになるものである。

また、一旦ロツクされなくなった位相同期ループが、正
常なデジタル化データが得られるようになって再びロッ
ク状態になるまでの間も、計数手段の出力に基づいて書
き込みアドレスが生成されるため、正確な再生動作を行
なうことができるようになるものである。

（実施例） 以下、この発明をコンパクトディスクプレーヤに適用し
た場合の、一実施例について図面を参照して詳細に説明
する。第１図において、第２図と同一部分には同一記号
を付して示し、ここでは異なる部分についてのみ述べる
。すなわち、上記同期信号検出回路１３から出力される
フレーム同期信号５ＹＮＣ１及びＰＬＬ回路１４から出
力されるデータ抜き取り用クロック信号ＰＬＣＫは、カ
ウンタ回路２３に供給される。このカウンタ回路２３は
、データ抜き取り用クロック信号ＰＬＣＫをカウントし
、フレーム同期信号５ＹＮＣでそのカウント　　　□値
をクリアすることにより、データ分離信＠Ｄ■を生成し
て、上記データ処理回路１２に出力するものである。

また、上記カウンタ回路２３は、５８８分周器で構成さ
れており、データ抜き取り用クロック信号ＰＬＣＫを５
８８までカウントする毎に、キ↑り一信号Ｑａが発生さ
れる。この理由は、コンパクトディスクの規格において
、フレーム同期信号５ＹＮＣが、５８８ピツトに１回挿
入されているからで、要するに、フレーム同期信号５Ｙ
ＮＣに同期して、キャリー信＠Ｃａを発生させるように
しているものである。

そして、上記フレーム同期信号５ＹＮＣと、カウンタ回
路２３から出力されるキャリー信＠Ｃａとは、アンド回
路２４に供給されている。このため、フレーム同期信号
５ＹＮＣとキャリー信＠Ｃａとが一致したタイミングで
発生されれば、アンド回路２４からは、一致信号が発生
されることになる。

また、ＰＬＬ回路１４がロック状態からずれて、フレー
ム同期信号５ＹＮＣとキャリー信号Ｃａとが一致したタ
イミングで発生されなければ、アンド回路２４からは、
一致信号が発生されず、ここに同期検出動作が行なわれ
る。

ここで、上記アンド回路２４の出力は、ロック検出回路
２５及びラッチ回路２６に供給される。このうち、ロッ
ク検出回路２５は、アンド回路２４から出力される一致
信号を、一定時間内に一定回数検出できなかったときに
、ＰＬＬ回路１４がロック状態からずれたと判断して、
アンロック検出信号を発生する。

このアンロック検出信号は、スイッチ回路２１゜２８に
供給され、各スイッチ回路２７．２８をそれぞれ図示の
切換状態と逆の切換状態に切換副部する作用を行なうも
のである。すなわち、アンド回路２４から安定に一致信
号が発生されている状態では、ロック検出回路２５から
はアンロック信号が発生されず、各スイッチ回路２７．
２８はそれぞれ図示の切換状態となされている。

このため、カウンタ回路２３の出力は、スイッチ回路２
１を介して書き込みアドレス発生回路１１に供給され、
安定に書き込みアドレスＷＡが生成されることになる。

一方、このとき、フレーム同期信号５ＹＮＣは、スイッ
チ回路２８を介してカウンタ回路２９に供給されている
。また、このカウンタ回路２９には、入力端子３０を介
して、上記データ抜き取り用クロック信号ＰＬＣＫと略
等しい一定の周波数を有する基準クロック信号が供給さ
れている。

そして、上記カウンタ回路２９は、基準クロック信号を
カウントし、フレーム同期信号５ＹＮＣでそのカウント
値をクリアする動作を行なうものである。ここで、カウ
ンタ回路２９のカウント値は、アンド回路２４から出力
される一致信号に同期してラッチ回路２６にラッチされ
、そのまま、カウンタ回路２９の分周数を決定するデー
タとしてカウンタ回路２９に帰還される。

すなわち、カウンタ回路２９の分局数は、ラッチ回路２
６にラッチされる自らのカウント値にって逐次変化され
る。このことは、カウンタ回路２９の分周数が、ディス
クの回転むらに応じて増減することを意味している。つ
まり、ディスクの回転速度が遅ければ分周数が大きくな
り、ディスクの回転速度が速ければ分周数が小さくなる
ものである。

ここで、今、ＰＬＬ回路１４がロック状態からずれ、ロ
ック検出回路２５からアンロック信号が発生されたとす
る。すると、各スイッチ回路２７．２８が図示と逆の切
換状態に制御される。このとき、アンド回路２４からは
一致信号が発生されていないので、ラッチ回路２６には
、ロック検出回路２５からアンロック検出信号が発生さ
れる直前にラッチされたカウント値が保持されることに
なる。

このため、カウンタ回路２９は、ラッチ回路２６に保持
されたデータを分周数として、カウント動作を行ない、
そのカウント値がスイッチ回路２７を介して書き込みア
ドレス発生回路１７に供給され、カウンタ回路２９の出
力に基づいて書き込みアドレスＷＡが生成されるように
なる。

そして、ＰＬＬ回路１４がロック状態に戻り、ロック検
出回路２５からアンロック検出信号が発生されなくなる
と、各スイッチ回路２７．２８が図示の切換状態に戻さ
れ、以下、カウンタ回路２３の出力に基づいて書き込み
アドレスＷＡが生成される。

したがって、上記実施例のような構成によれば、ＰＬＬ
回路１４がロック状態からずれてロック検出回路２５か
らアンロック検出信号が発生された場合に、その直前の
ディスク回転速度に対応した分周数で制御されるカウン
タ回路２９の出力で、書き込みアドレスＷＡを生成する
ようにしたので、書き込みアドレスＷＡがロックずれの
生じたときのディスク回転速度に対応した周期で得られ
るようになり、前記オーディオデータＡＤをバッファメ
モリに正しく書き込むことができるようになって、バッ
ファメモリにオーバーフロー等の生じない、正確な再生
動作を継続することができる。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で稜々変形して実施
することができる。

［発明の効果］ したがって、以上詳述したようにこの発明によれば、Ｐ
ＬＬ回路がロックされなくなっても、略正常な書き込み
アドレスを発生させることができ、正確な再生動作を行
なわせることのできる極めて良好なデジタルデータ再生
装置におけるバッファメモリのアドレス制御回路を提供
することができる。

【図面の簡単な説明】

第１図はこの発明に係るデジタルデータ再生装置におけ
るバッフ７メモリのアドレス制御回路の一実施例を示す
ブロック構成図、第２図は従来のバッファメモリのアド
レス生成手段を示すブロック構成図、第３図及び第４図
はそれぞれ同従来のアドレス生成手段の動作を説明する
ための図である。 １１・・・入力端子、１２・・・データ処理回路、１３
・・・同期信号検出回路、１４・・・ＰＬＬ回路、１５
・・・カウンタ回路、１６・・・出力端子、１７・・・
書き込みアドレス発生回路、１８・・・入力端子、１９
・・・分周回路、２０・・・読み出しアドレス発生回路
、２１・・・スイッチ回路、２２・・・出力端子、２３
・・・カウンタ回路、２４・・・アンド回路、２５・・
・ロック検出回路、２６・・・ラッチ回路、２７．２８
・・・スイッチ回路、２９・・・カウンタ回路、３０・
・・入力端子。 出願人代理人　弁理士　鈴江武彦 第２図 十 第３図

Claims (1)

【特許請求の範囲】
1. 記録媒体を再生して得られるデジタル化データに同期し
   たデータ抜き取り用のクロック信号を生成する位相同期
   ループと、前記デジタル化データに含まれる同期信号成
   分を検出する同期信号検出手段と、前記位相同期ループ
   から出力されるクロック信号を計数するとともに前記同
   期信号検出手段の出力に基づいて初期状態に設定される
   ことによりデータ分離信号を生成する第１の計数手段と
   、この第１の計数手段から出力されるデータ分離信号に
   基づいて前記デジタル化データを複数のデータ成分に分
   離するデータ処理手段と、前記第１の計数手段の計数動
   作に同期して前記データ処理手段から出力されるデータ
   をバッファメモリに書き込むためのアドレスを生成する
   書き込みアドレス生成手段と、一定周期の基準クロック
   信号に同期して前記バッファメモリに書き込まれたデー
   タを読み出すためのアドレスを生成する読み出しアドレ
   ス生成手段と、前記書き込みアドレス生成手段及び読み
   出しアドレス生成手段から出力される各アドレスを選択
   的に前記バッファメモリに供給する第１の切換手段とを
   備えたデジタルデータ再生装置におけるバッファメモリ
   のアドレス制御回路において、前記位相同期ループから
   出力されるクロック信号に略等しい一定の周波数を有す
   る基準クロック信号を計数するとともに前記同期信号検
   出手段の出力に基づいて初期状態に設定される第２の計
   数手段と、前記同期信号検出手段で検出された同期信号
   が正規のタイミングで得られなくなったことを検出する
   第１の検出手段と、前記第２の計数手段の動作状態を監
   視し該監視結果に基づいて前記第２の計数手段の分周数
   を制御するとともに前記第１の検出手段の検出結果に応
   じて前記第２の計数手段の分周数を前記同期信号が正規
   のタイミングで得られなくなる直前の値に保持する制御
   手段と、前記第１の検出手段の検出結果に基づいて前記
   位相同期ループがロック状態からずれたことを検出する
   第２の検出手段と、この第２の検出手段の検出結果に基
   づいて前記第１の計数手段の出力に代えて前記第２の計
   数手段の出力を前記書き込みアドレス生成手段に供給す
   る第２の切換手段とを具備してなることを特徴とするデ
   ジタルデータ再生装置におけるバッファメモリのアドレ
   ス制御回路。