JPS63239200A - シリコンウエ−ハ強化方法 - Google Patents

シリコンウエ−ハ強化方法

Info

Publication number
JPS63239200A
JPS63239200A JP62073441A JP7344187A JPS63239200A JP S63239200 A JPS63239200 A JP S63239200A JP 62073441 A JP62073441 A JP 62073441A JP 7344187 A JP7344187 A JP 7344187A JP S63239200 A JPS63239200 A JP S63239200A
Authority
JP
Japan
Prior art keywords
silicon wafer
nitrogen
wafer
silicon
gaseous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62073441A
Other languages
English (en)
Inventor
Taizo Ito
伊藤 泰蔵
Tsumoru Masui
桝井 積
Kenji Araki
健司 荒木
Masahide Watanabe
渡辺 雅英
Takao Abe
孝夫 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP62073441A priority Critical patent/JPS63239200A/ja
Priority to EP88104932A priority patent/EP0284107A3/en
Publication of JPS63239200A publication Critical patent/JPS63239200A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、シリコンウェーハに窒素をドーピングするシ
リコンウェーハ強化方法に関する。
[従来の技術] シリコンウェーハ表面にLSI等の回路素子を形成する
工程には、700〜1250°C程度の高熱処理による
酸化・拡散工程がある。
この高熱処理を行うと、シリコンウェーハ内に熱応力が
生じて転位や欠陥が発生し、これによりシリコンウェー
ハ表面が反り、回路形成の露光工程におけるパターニン
グが不良になる。
そこで、シリコン単結晶製造工程において、窒素をドー
ピングし、窒素の固着作用によりシリコン単結晶を強化
して、熱応力による反りの防止を図っている。
この窒素ドーピングシリコン単結晶は、次のようにして
得られる。
すなわち、チコクラルスキー法(CZ法)によりシリコ
ン単結晶を製造する場合には、高温多結晶シリコンに窒
素ガス又はアンモニア等の窒素化合物ガスを吹き付けて
、多結晶シリコン表面に窒化珪素(s i、N 4)を
形成し、その後この多結晶シリコンを熔融して融液中に
窒素を溶解させ、種結晶を該溶液に接触させて引き上げ
る。
このようにして、窒素がドーピングされたシリコン単結
晶を得る(特開昭60−251190号公報)。
また、70−ディングゾーン法(FZ法)によりシリコ
ン単結晶を製造する場合には、シリコン多結晶棒をアル
ゴンガス及び窒素ガスの雰囲気中に置き、高周波加熱に
より、フローティングゾーンを形成し、その融液中に窒
素を溶解させ、該ゾーンを移動させる。
このようにして、窒素がドーピングされたシリコン単結
晶を得る。
さらに、エピタキシャル成長法によりシリコン単結晶を
製造する場合には、加熱されたエピタキシャル成長炉内
に、シリコン化合物ガス、ドーパントガスを供給すると
ともに、水素ガス等のキャリアガス及び窒素ガスを供給
する。
このようにして、窒素がドーピングされたシリコン単結
晶を得る(特開昭6O−246297)。
[発明が解決しようとする問題点コ しかし、CZ法では、窒素の偏析係数がlo−3程度で
あるので、例えば固化率90%でシリコン融液中の窒素
濃度が初期濃度の約10倍にもなる。
したがって、針状の5isN+が融液表面に析出してシ
リコン単結晶に転位が発生しないよう、融液に混合する
窒化珪素の量を押さえなければならず、該猶の調節が煩
雑である。そのうえ、この量制限により、長いシリコン
単結晶棒を得る場合には、シリコン単結晶の頭部側直胴
部にドーピングされる窒素の量が不充分となる。
また、FZ法やエピタキシャル成長法においても、シリ
コン単結晶にドーピングされる窒素濃度が4.5xlO
”原子/cts”以上になると、結晶に乱れが生ずるの
で、窒素供給量の調節が煩雑である。
さらに、例えばトレンチキャパシタを備えたDRAMを
製造する場合には、エツチングによるトレンチ(例えば
深さ5μm1孔径1μm)形成時に、トレンチ周辺に納
品歪が生ずることがあり、デバイスの高熱処理でこれが
欠陥や転位に拡大するが、単結晶成長時における窒素ド
ーピングでは該欠陥部や転位部を完全には補強すること
ができない。この欠陥や転位は、トレンチを深(し孔径
を小さくして集積度を上げるほど著しくなる。
本発明の目的は、上記問題点に鑑み、窒素ドーピングを
容易に行うことができ、そのうえ、単結晶シリコン成長
工程において発生する欠陥や転位のみならず集積回路素
子形成工程において発生する欠陥や転位をも補強するこ
とが可能なシリコンウェーハ強化方法を提供することに
ある。
[発明の背景] 本発明は、次のような2つの発見に基づいて案出された
第4図には、シリコン単結晶内における拡散係数の線図
が示されている。横軸は絶対温度の逆数であり、縦軸は
拡散係数である。
直線(ア)は従来考えられていた窒素の拡散係数を示し
ており、直線(イ)で示される酸素の拡散係数よりも約
2桁小さい。したがって、従来では、窒素雰囲気中にシ
リコンウェーハを置いても、シリコンウェーハ内にはほ
とんど窒素がドーピングされないと考えられていた。
ところが、本発明者は、精密な実験により、意外にも窒
素の拡散係数が大きいことを発見した。
すなわち、直線(つ)は本発明者が実験により求めた窒
素の拡散係数であり、従来値よりなんと約5桁も大きく
、酸素より約3桁も大きいことを発見した。
一方、シリコンウェーハを窒素ガス又は窒素化合物ガス
のみの雰囲気で高熱処理すると、表面にSi、N、膜が
生成され、表面が著しく荒れて集積回路の形成に好まし
くない。
ところが、この雰囲気ガス中に酸素ガスを加えるか、ま
たはシリコンウェーハ表面に予め5ift膜を形成した
後に高熱処理を行えば、表面状態を損わずに、シリコン
ウェーハ内への窒素のドーピングを容易に行うことがで
きることを発見した。
このような事実の発見に基づいて本発明が案出された。
[問題点を解決するための手段j 本第1発明に係るシリコンウェーハ強化方法では、窒素
ガス又は窒素化合物ガス、及び酸素ガスの流れの中で、
結晶表面の一部または全部が露出したシリコンウェーハ
を高熱処理して、該シリコンウェーハに酸化珪素膜を形
成させるとともに、該酸化珪素膜を通し、該シリコンウ
ェーハ内に窒素をドーピングすることを特徴としている
また、本第2発明に係るシリコンウェーハ強化方法では
、窒素ガス又は窒素化合物ガスの流れの中で、表面に酸
化珪素膜が形成されたシリコンウェーハを高熱処理する
ことにより、該シリコンウェーハ内に窒素をドーピング
することを特徴としている。
[実施例] 図面に基づいて本発明の詳細な説明する。第重図には、
シリコンウェーハへの窒素ドーピング装置が示されてい
る。
石英ボートlOの上面には複数の平行な溝が刻設されて
おり、谷溝にシリコンウェーハ12の下端部が係合され
ている。石英ボートIO、シリコンウェーハ12は、こ
の状態で、窒素ドーピング炉14の左端開口から挿入さ
れる。この開口は、キャップ16により閉じられる。
窒素ドーピング炉14は均熱管I8内に挿入されており
、この均熱管18の外周面には電熱線20が巻回されて
いる。
窒素ドーピング炉14の右端には入口管22が接続され
、人口管22には流量調節弁23が介装されており、流
量調節弁23、入口管22を通って窒素ドーピング炉1
4内へ酸素ガスが供給される。また、この入口管22に
は、入口管24が分岐され、人口管24には開閉弁26
が介装されており、開閉弁26、入口管24.22を通
って窒素ドーピング炉I4内へ窒素ガスが供給される。
これら酸素ガス及び窒素ガスは、窒素ドーピング炉14
内の雰囲気を形成し、その後、窒素ドーピング炉14の
左端側上部に接続された出口管28を通って外部へ放出
される。
ここで、シリコンウェーハ12は、トレンチキャパシタ
を備えたDRAM製造用であり、シリコンウェーハ!2
の表面30には、第2図に示すような、3次元微小構造
部としてのトレンチ32が形成されている。このトレン
チ32は、フォトレジストをマスクとして、CCl24
ガスを用いたドライエツチングにより形成される。トレ
ンチ32の孔径は、例えば1μmであり、深さは、例え
ば5μmである。トレンチ32の内壁面は、シリコン単
結晶面が露出している。
トレンチ32の側壁周辺部、例えば第2図中X印部分に
は、このドライエツチングにより、結晶歪が発生する。
また、単結晶成長時に形成された欠陥や転位が既に存在
している。このため、700〜1250°C程度の熱処
理を行うと、熱応力によりこの結晶歪が拡大して欠陥や
転位となり、また、表面30が反る原因となる。したが
って、トレンチ32の孔径を小さくシトレンチ32を深
くして集積度を上げるには限度がある。
次に、上記の如く構成された本実施例の動作を説明する
第1図に示す状態で、ヒータ20を通電し、窒素ドーピ
ング炉14内を600〜1300°C1好ましくは約1
000°Cにする。また、流量調節弁23、開閉弁26
を開いて、シリコンウェーハ12、窒素ドーピング炉1
4内へ酸素ガス及び窒素ガスを供給する。
窒素ドーピング炉I4内の酸素濃度は、窒素ドーピング
炉I4内の温度、窒素ドーピング炉14内への酸素ガス
供給時間及びトレンチ32の内壁面に形成しようとする
SiOx膜の膜厚による。この酸素濃度に応じて流量調
節弁23の開度を調節する。
また、窒素ドーピング炉14内の窒素濃度は、窒素ドー
ピング炉14内の温度、窒素ドーピング炉14内への窒
素ガス供給時間、前記5ide膜の膜厚及び膜質による
が、シリコン単結晶成長時に窒素をドーピングする場合
と異なり、上限濃度の制限がない。したがって、開閉弁
26を単に開状態にすればよく、流ffi調節弁を用い
て弁開度を調節する必要がない。窒素ガスの供給流量は
、前記条件に応じて異なるが、一般的な大きさの炉を用
いた場合、通常、1〜20 Q/sin程度である。ま
た、窒素ガス供給時間は、前記条件及び窒素ガス供給流
量に応じて異なるが、1分〜lO時間程度である。
シリコンウェーハ12のトレンチ32の内壁にはSi0
g膜が形成され、窒素はこの膜を透過してシリコンウェ
ーハ内へ侵入し、欠陥や転位の部分でトラップされ、固
着作用により補強される。このトラップは、5isN4
が形成されることによるものと考えられる。補強の結果
、その後熱処理によりシリコンウェーハが反るのを防止
できる。
トラップされなかった窒素の1部はシリコンウェーハ1
2内に均一に分布する。
窒素ガス及び酸素ガスは、シリコンウェー/% 12の
表面が重金属等により汚されるのを防止するために、窒
素ドーピング炉14を通って出口管28から放出される
なお、弁の開操作については、5lnN4膜が先に形さ
れないよう流量調節弁26を開閉弁23よりも先に開に
すればよく、弁の閉操作については、流ffi調節弁2
6、開閉弁23のいずれを先に閉にしてもよい。
次に、第3図に基づいて本発明の第2実施例を説明する
N型のシリコンウェーハ12の表面には集積回路素子が
形成されている。すなわち、シリコンウェーハ12のパ
ターニングされた部分にホウ素が熱拡散されてP°層が
形成され、高温の酸素ガス雰囲気中でシリコンウェーハ
12の表面に5ift膜が形成され、20層の上面の1
部のSi0g膜が開孔され、この間孔部分にAQが蒸着
されている。
Al1の付近のP°層(接合面付近)及びP°層付近の
N型基板(接合面付近)には、欠陥や転位が発生し易く
、さらにこれが熱処理によって拡大し易い。そこで、こ
の回路素子が形成されたシリコンウェーハ12に対し、
上記第1実施例と同様にして窒素ドーピングを行う。た
だし、本第2実施例では、シリコンウェーハ12の表面
に既に5ift膜が形成されているので、窒素ガスのみ
を窒素ドーピング炉I4内へ供給すればよい。この場合
、窒素は上記接合面付近にも拡散される。
なを、上記第1実施例では、シリコンウェーハ12の表
面30にトレンチ32を形成した場合を説明したが、シ
リコンウェーハ12の表面30に浅い凹部が形成されて
いる場合であってもよい。
また、上記各実施例において、窒素ガスの代わりに、ア
ンモニアのような窒素化合物ガスを用いてもよい。
さらに、SiOx膜は、熱酸化膜に限られず、CVDに
よる酸化膜であってもよく、また、フィールド酸化膜、
ゲート酸化膜のいずれであってもよいことは勿論である
また、シリコンウェーハ表面に5isN+膜が形成させ
ていても、極めて薄い膜であれば、この膜を通して窒素
をドーピングすることができ、本発明はこのような場合
も含まれる。
[発明の効果] 本発明によれば、シリコンウェーハ形成後に窒素をドー
ピングするようになっており、雰囲気の窒素濃度が過大
であってもこれにより結晶に転位が生ずることがないの
で、容易に窒素をドーピングできるという優れた効果が
ある。
加えて、シリコン単結晶内における窒素の拡散速度が比
較的大きいので、短時間で窒素をドーピングできるとい
゛う優れた効果もある。
そのうえ、シリコン単結晶成長時に発生した欠陥や転位
のみならず、シリコンウェーハ形成後に生じた欠陥や転
位に対しても、窒素の固着作用によりこの部分を補強で
きるという優れた効果もある。
さらに、窒素ドーピング後に熱処理を行っても、窒素の
固着作用により、シリコンウェーハ内にドーピングされ
ている酸素濃度の分布が変化し難くなり、該分布が安定
するという効果もある。
【図面の簡単な説明】
第1図及び第2図は本発明の第1実施例に係り、第1図
は窒素ドーピング装置の要部概略構成図、第2図はシリ
コンウェーハ12の表面に形成されたトレンチを示す拡
大断面図である。第3図は本発明の第2実施例に係り、
表面に集積回路素子が形成されたシリコンウェーハの部
分断面図である。 第4図はシリコン単結晶内の窒素及び酸素の拡散係数を
示す線図である。 lO:石英ボート 12:シリコンウェーハ 14;窒素ドーピング炉 16:キャップ 18:均熱管 20:ヒータ 23:流量調節弁 26;開閉弁 32ニドレンチ

Claims (6)

    【特許請求の範囲】
  1. (1)窒素ガス又は窒素化合物ガス、及び酸素ガスの流
    れの中で、結晶表面の一部または全部が露出したシリコ
    ンウェーハを高熱処理して、該シリコンウェーハに酸化
    珪素膜を形成させるとともに、該酸化珪素膜を通し、該
    シリコンウェーハ内に窒素をドーピングすることを特徴
    とするシリコンウェーハ強化方法。
  2. (2)前記シリコンウェーハは、その活性領域に、集積
    回路素子を構成する各種接合面が形成されていることを
    特徴とする特許請求の範囲第1項記載のシリコンウェー
    ハ強化方法。
  3. (3)前記シリコンウェーハは、その活性領域に、集積
    回路素子を構成する表面平坦部または3次元微小構造部
    が形成されていることを特徴とする特許請求の範囲第1
    項記載のシリコンウェーハ強化方法。
  4. (4)窒素ガス又は窒素化合物ガスの流れの中で、表面
    に酸化珪素膜が形成されたシリコンウェーハを高熱処理
    することにより、該シリコンウェーハ内に窒素をドーピ
    ングすることを特徴とするシリコンウェーハ強化方法。
  5. (5)前記シリコンウェーハは、その活性領域に、集積
    回路素子を構成する各種接合面が形成されていることを
    特徴とする特許請求の範囲第4項記載のシリコンウェー
    ハ強化方法。
  6. (6)前記シリコンウェーハは、その活性領域に、集積
    回路素子を構成する表面平坦部または3次元微小構造部
    が形成されていることを特徴とする特許請求の範囲第4
    項記載のシリコンウェーハ強化方法。
JP62073441A 1987-03-27 1987-03-27 シリコンウエ−ハ強化方法 Pending JPS63239200A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62073441A JPS63239200A (ja) 1987-03-27 1987-03-27 シリコンウエ−ハ強化方法
EP88104932A EP0284107A3 (en) 1987-03-27 1988-03-26 Method of strengthening silicon wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62073441A JPS63239200A (ja) 1987-03-27 1987-03-27 シリコンウエ−ハ強化方法

Publications (1)

Publication Number Publication Date
JPS63239200A true JPS63239200A (ja) 1988-10-05

Family

ID=13518329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62073441A Pending JPS63239200A (ja) 1987-03-27 1987-03-27 シリコンウエ−ハ強化方法

Country Status (2)

Country Link
EP (1) EP0284107A3 (ja)
JP (1) JPS63239200A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942146B1 (ko) 2007-10-05 2010-02-17 주식회사 실트론 펄스 가스 유동 증착방법, 그 장치 및 이를 이용한에피택셜 웨이퍼의 제작 방법
JP2016124756A (ja) * 2015-01-05 2016-07-11 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970009863B1 (ko) * 1994-01-22 1997-06-18 금성일렉트론 주식회사 반도체 소자의 실리콘절연막형성방법
WO2000012787A1 (en) * 1998-08-31 2000-03-09 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer, epitaxial silicon wafer, and method for producing them
DE19941902A1 (de) 1999-09-02 2001-03-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von mit Stickstoff dotierten Halbleiterscheiben

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5559729A (en) * 1978-10-27 1980-05-06 Fujitsu Ltd Forming method of semiconductor surface insulating film

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942146B1 (ko) 2007-10-05 2010-02-17 주식회사 실트론 펄스 가스 유동 증착방법, 그 장치 및 이를 이용한에피택셜 웨이퍼의 제작 방법
JP2016124756A (ja) * 2015-01-05 2016-07-11 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ及びその製造方法

Also Published As

Publication number Publication date
EP0284107A2 (en) 1988-09-28
EP0284107A3 (en) 1989-10-25

Similar Documents

Publication Publication Date Title
US4069094A (en) Method of manufacturing apertured aluminum oxide substrates
KR100455400B1 (ko) 아르곤/암모니아 급속 열적 어닐링 공정을 포함한 실리콘웨이퍼의 제조방법
JP4975703B2 (ja) シリコンウェーハの製造方法
US4089992A (en) Method for depositing continuous pinhole free silicon nitride films and products produced thereby
KR101076493B1 (ko) 실리콘 웨이퍼의 제조방법
US7670965B2 (en) Production method for silicon wafers and silicon wafer
TWI471940B (zh) Silicon substrate manufacturing method and silicon substrate
EP0984486A2 (en) Combined preanneal/oxidation step using rapid thermal processing (RTP)
JPS63239200A (ja) シリコンウエ−ハ強化方法
US7229501B2 (en) Silicon epitaxial wafer and process for manufacturing the same
JP3344205B2 (ja) シリコンウェーハの製造方法及びシリコンウェーハ
US3477887A (en) Gaseous diffusion method
JPS5837977B2 (ja) 開管式アルミニウム拡散法
JPH0969526A (ja) 半導体装置の製造方法
JPH04177825A (ja) エピタキシャル成長方法及び化学気相成長装置
ITMI20011120A1 (it) Wafer di silicio aventi distribuzione controllata di difetti, metodi di preparazione degli stessi, ed estrattori czochralski per la fabbrica
JPH118226A (ja) 半導体基板表面の清浄化方法及びその装置
JPS58102518A (ja) 気相成長法
JPH09266175A (ja) 半導体ウェーハの製造方法及び半導体ウェーハ
JPS61189633A (ja) 気相成長方法
JPH0414188B2 (ja)
JPH0426591A (ja) 化合物半導体混晶の気相成長方法
JPH04124814A (ja) Soi基板の作製方法
JPH02151019A (ja) 半導体単結晶層の製造方法
JPH03159994A (ja) 3―v族化合物半導体の気相成長方法