JPS63232544A - 多チヤンネルパケツト化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　（第８図〕 発明が解決しようとする問題点 問題点を解決するための手段　（第１図）作用 実施例　（第２図〜第７図〕 発明の効果 〔概　要〕 帯域を異にする複数の端末のデータを多重化した線路か
らの信号に対して、共通バッファを設けてこれから各チ
ャンネルのパケットの通信トラフィック量に応じてそれ
ぞれのパケット組み立て用することによって、パケット
組み立て用バッファ容量の経済化と、処理の効率化を図
る。

〔産業上の利用分野〕

本発明は多チャンネルの信号をパケット化する方式に係
シ、特にパケット組み立てバッファの容量を減少させる
とともに、収容帯域に対する制限を除去することができ
る多チャンネルパケット化方式に関するものである。

バケツ）５１システムにおいて取シ扱うべき信号には、
各種の情報があるとともに伝送すべき帯域もさまざまで
あシ、さらにこれらが多重化されたものがある等、極め
て多種多様である。特に近来ネットワークの種類が増加
するのに伴って、複数端末からの異なる帯域の信号を多
重化した線路が用いられるようになっているが、このよ
うな多重化された線路の信号を経済的にかつ効率的にパ
ケット化することができる方式が要望される。

〔従来の技術〕

従来の多重化線路の例として、電話交換機における局間
インタフェース（２Ｍインタフェース）があるが、この
場合は各チャンネルがすべて等しい帯域を有している。

第８図はこのような多重化線路に対応する従来の多チャ
ンネルパケット化方式を示したものであって、ＰＣＭ３
０方式とのインタフェースに適用した場合の構成を例示
している。

ＰＣＭ３０方式における受信時分割多重化フレームｃｈ
Ｌ　ｃｈＬ　・”　Ｈｃｈ３０は、ＰＡＭからなるパケ
ット組み立てバッファ１に加えられる。パケット組み立
てバッファ１は、各チャンネルに対応して設けられたＦ
ＩＦＯメモリからなるバッファメモリ１５１ｇ、・・・
。

ｌａｏを有し、・ＲＡＭのアドレス空間を等分化すると
とによって実現されている。受信信号における各チャン
ネルｃｈｉ、　ｃｈＬ・・・、　ｃｈ３０のデータは、
それぞれ対応す基バッファメモ’）　ｉｔ、１ｇ、・・
・、１８０に書き込まれる。またインジケータテーブル
２には、各チャンネルが通信可能な状態にあるか否かを
示す通信中フラグがそれぞれのチャンネルごとに立てら
れており、通信中フラグ１＃によって通信可能であるこ
とを示している。

パケット組み立てバッファ１にパケット長のデータが蓄
積された時点で、制御部３はインジケータテーブル２に
おける各チャンネルの通信中フラグを調べ、”１″が立
てられていて通信可能であるチャンネルについては、Ｒ
ＡＭからなるヘッダテーブル４をチャンネル番号によっ
てアクセスして、予めチャンネルごとに格納されている
ヘッダを読み出す。第８図においては、インジケータテ
ーブル２においてｃｈＬ　ｃｈ３に１１”が立てられて
おり、これによってヘッダテーブル４からそれぞれのチ
ャンネルに対応してヘッダＨ１，Ｈ３が順次読み出され
ることが°示されている。一方、バッファメモリｌｌ、
１ｇからパケットが順次読み出され、ヘッダ付加回路５
においてそれぞれヘッダＨ１，Ｈ３が付加されてパケッ
ト交換網へ送出される。インジケータテーブル２に”０
＃が立てられているチャンネルのデータは、廃棄回路６
において廃棄される。

一方、ＣＰＵ部７では上述のハードウェア制御とは別に
、各チャンネルごとに呼制御を行い、呼制御バケットの
作成と送出、ヘッダテーブル４の曹き替え、インジケー
タ２の各チャンネルのセット。

リセット等の制御を行う。

〔発明が解決しようとする問題点〕

第８図に示されたように従来の多チャンネルパケット化
方式では、同一帯域の多重化線路のそれぞれのチャンネ
ルに対応して、各チャンネルごとに同一の大きさのパケ
ット他用バッフアメそりを固定的に割シ当てられておシ
、それぞれのバックアメモリ内の処理は単一チャンネル
の通信の場合と同様の処理が行われるようになっている
。

そのため帯域の異なる多重線路を収容するためには、最
大の帯域を有するチャンネルに対する容量によって各チ
ャンネルのバッファ量を定めなければならない。従って
帯域の小さいチャンネルに対してはバッファ量の無駄が
大きいという問題が生じるとともに、最大帯域よりさら
に帯域の大きい通信はそのシステムに収容することがで
きないという問題がある。

〔問題点を解決するための手段〕

本発明はこのような従来技術の問題点を解決しようとす
るものであっで、第１図にその原理的構成を示すように
、帯域を異にする複数の回線のデータを多重化した線路
からの信号を共通バッファ１０１を介してパケット化し
て出方する装置において、通信情報テーブル１０２と、
バッファ獲得手段１０３と、書き込み、読み出し制御手
段１０４とを具えたものである。

通信情報テーブル１０２は、多重化線路の情報をパケッ
ト化する際における通信トラフィックの情報をパケット
の各チャンネルに対応して設定するものである。

バッファ獲得手段１０３は、通信情報テーブル１０２に
設定された各チャンネルの″ノ々ケットの通信トラフィ
ック量に応じて共通バッファ１０１から所要のバッファ
量を獲得するものである。

書き込み、読み出し制御手段１０４は、獲得された各バ
ッファにそれぞれのチャンネルのパケットを組み立てる
べき入力データを書き込むとともに、書き込まれたデー
タが通信情報テーブル１０２に設定された量になったと
きこれを読み出すものである。

〔作　用〕

バッファ獲得手段１０３は、呼設定時共通バッファ１０
１から、通信情報テーブル１０２に設定された各チャン
ネルのパケットの通信トラフィック量に対応するバッフ
ァ量を獲得することによって、各チャンネルの固有のパ
ケット組み立て用バッファを形成し、通信の終了までこ
れを占有する。

書き込み、読み出し制御手段１０４は、通信情報テーブ
ル１０２内に設定された情報に従って、それぞれのチャ
ンネルに対応して獲得されたバッファに多重化線路から
の入力データを書き込む。そして書き込まれたデータが
通信情報テーブル１０２に設定されたパケット化すべき
所定量になったときこれを読み出し、チャンネルごとに
予め設定されているヘッダを付加することによって、パ
ケットを形成してパケット又換網に転送する。

従って各チャンネルごとに同一容量のパケット組み立て
用バッファを具えた場合のように、帯域の小さいチャン
ネルに対してバッファ量に無駄を生じ、また最大帯域を
超える通信を収容できないという問題を生じることはな
い。

〔実施例〕

第２図は本発明の一実施例の構成を示したものであって
、第８図におけると同じ部分を同じ番号で示し、８は本
発明のパケット組み立てバッファ、９はインジケータテ
ーブル、１０はヘッダテーフ／ｌ／である。

第２図において、回線ペースで多重化された入力データ
ｃｈ、、　ｃｈｓ、　ｅｈｌ、・・・は、パケット組み
立てバッファ８に読み込まれる。この際パケット組み立
てバッファ８には、各チャンネルの入力データをそれぞ
れの通信単位でパケット化するため、通信を行うパケッ
トの各チャンネルごとに通信トラフィックに応じて可変
の容量が割シ当てられている。インジケータテーブル９
は、予め端末とＣＰＵ部７との呼設定によって、帯域と
多重回線におけるどのタイムスロットヲどれだけ利用す
るかを設定するものであり、入力データの各チャンネル
ｃｈｔ、　ｃｈｇ、　ａｈａ、・・・ごとに、これを予
め設定されたポインタによって示している。このポイン
タによってパケット組み立てバッファ８内における、バ
クット化のための制御情報を予め設定されたポインタテ
ーブルの、対応するチャンネルの内容が指定される。ま
たインジケータテーブル９には、容入力チャンネル（！
ｈｌ　、　ｃｈｇ　＊　ｃｈｇ　ｌ・・・において通信
を行うか否かを示す通信中フラグが各チャンネルごとに
立てられておシ、フラグ１″によって通信中を示し、フ
ラグ＠０＃によって通信中でないことを示している。

例えば入力データｅｈｌ、ｃｈ４に対しては、インジケ
ータテーブル９においてポインタ１が設定されているの
で、これによって指定されるポインタテーブルの内容に
応じて、入力データｃｈ１．ａｈ４は、パケットのチャ
ンネルＣＨＩに対応してパケット組み立てバッファ８内
に予め獲得されているバックアメモリ（８１で示す）に
書き込まれる。同様にして入力データｃｈｓは、ポイン
タ３に応じてパケットのチャンネルｅＨｇに対′応して
予め獲得されているバックアメモリ（８８で示す〕に書
き込まれる。

各バックアメモリ（８１＋８８＋・・・ンに書き込まれ
たデータが所定値を超えたとき、ポインタテーブルから
制御部３にパケット化可信号が送出される。

これを受信した制御部３は、該当するバッファメモリ内
のデータをパケットデータとして読み出す。

これと同時にヘッダテーブル１０内に各チャンネルＣＨ
Ｉ　、　ＣＨｓ　、・・・に対応して予め書き込まれて
いるヘッダＨ１，Ｈｓ　、・・・を読み出し、ヘッダ付
加回路５においてそれぞれＣＨｌ、　ＣＨｓ　、・・・
のデータに付加して、パケット交換網に転送する。ＣＰ
Ｕ一部、７からの呼制御パケットの送出等の制御は、第
８図に示された従来方式の場合と同様にして行われる。

第３図は本発明方式におけるパケット組み立て方式をよ
り詳細に説明する図であって、第２図におけると同じ部
分を同じ番号で示し、１１はパケット組み立てバッファ
８内におけるポインタテーブルを示している。

ポインタテーブル１１には送出するパケットのチャンネ
ルごとに、それぞれの獲得されたバッファメモリにおけ
る書き込みアドレスを指示するライトポインタ（ｗ、ｐ
）と、読み出しアドレスを指示するリードポインタ（Ｒ
，Ｐ　）および書き込み、読み出しのバイト数を指示す
るバイト数カウンタ（ＢＣＲ）が設定されていて、例え
ば入力データｃｈ、。

ｃｈ４に対しては、インジケータテープ！％／９におけ
るポインタ１によって指定される、ポインタテーブル１
１のＷ、Ｐ　、　Ｒ，Ｐ　、　ＢＣＲの値によって、予
め獲得されているバックアメモリ（８，２の書き込み、
読み出しが行われ、同様に入力データｃｈｓに対しては
、ポインタ２によって指定されるポインタテーブル１１
のＷ、Ｐ　、　Ｒ，Ｐ　、　ＢＣＲの値によって、バッ
ファメモリ（８ｍ）の書き込み、読み出しが行われる。

第４図は本発明方式におけるバッファメモリの獲得を説
明するものであって、（ａ）は空きバッファを示し、（
ｂ）は獲得バッファを示している。

パケット組み立てバッファ８において、獲得さレテいな
いバックアメモリすなわち空きバッファは、第３図（ａ
）に示すように小容量例えば倒バイトを単位とする複数
個のメモリブロック１２５１２ｇ、１２ｍ。

・・・、　１２ｍにおいて、それぞれ゛の最終バイトに
あるポインタによって次のブロックの先頭アドレスを指
示することによって、アドレスが鎖状に連続した一連の
データ空間を形成するようになっている。

このようなメモリブロックの集合から、第４図（ｂ）に
示すように、例えば４個のメモリブロック１２１゜１２
ｇ、　１２８．１２４において、それぞれの最終バイト
におけるポインタによって次のブロックの先頭アドレス
を指示するようにすることによって、合計２５６バイト
の容量を有するバックアメモリが獲得金れる。

このように本発明方式においては、単位容量の整数倍の
帯域を有するバッファメモリを任意に獲得することがで
きる。空きバッファにおける残余のバックアメモリは、
常に第４図（ａ）に示すように鎖状に構成されていて、
任意に獲得および返却ができるようにされる。

第５図は本発明方式におけるバッファ制御動作を説明す
るものである。同図において２１はポインタテーブルに
おける任意のチャンネルのデータ、ｎは＋１回路、２３
は演算器、冴は当該チャンネルに対応して獲得されたバ
ッファメモリ、５は入力バッファ制御回路、２５１は入
力バッファ制御回路部内のカウンタ、部は出力バッファ
制御回路、２６１は出力バッファ制御回路部内のカウン
タである。

また第６図は＠５図の構成における入力側の制御シーケ
ンスを示すフローチャート、第７図は同じく出力側の制
御シーケンスを示すフローチャートである。

まず入力側におけるデータ書き込みの制御について説明
する。呼設定時、インジケータテーブル９の内容が、Ｃ
ＰＵＰ２Ｏ３イムスロット番号設定によって定められる
。入力端においては、インジケータテーブル９をアクセ
スして、通信中フラグにＯ＃が立てられていたときは、
タイムスロット番号を＋１して再びアクセスする手続を
繰シ返すことによって、通信中フラグに＠１１が立てら
れている入力チャンネルを探す。これによって通信中を
指定されているチャンネルが見出されると、ポインタテ
ーブル１１におゆる対応するチャンネルのデータが索引
される。第５図において、２１はこのようにして索引さ
れたポインタテーブル１１の該当チャンネルのデータを
示している。

次にポインタテーブルのデータ２１におけるライトポイ
ンタＷ、Ｐを読み出し、指定されたアドレスに応じて、
獲得されているバッファメモリスの最初の単位容ｆｉ（
６４バイト）のメモリブロックからなるバックアメモリ
（２４１）に１バイトの入力データを書き込む。次に＋
１回路２２によってライトポインタＷ、Ｐの値を＋１し
て、それが次のメモリブロックの先頭アドレスを指して
いるか否かを、入力バッファ制御回路部内のカウンタ２
５１の値またはメモリブロックの各バイトに立てられて
いる認識フラグによってみる。アドレスが次のメモリブ
ロックの先頭アドレスを指していないときは、ポインタ
テーブルのデータ２１　Ｋ　＞けるライトポインタＷ、
Ｐに＋１した値を書き込む。これと同時に演算器２３に
よってバイトカウンタＢＣＲの値を＋１して再びバイト
カウンタＢＣ几に書き込む。次にタイムスロット番号を
＋ＩＬ％最初に戻ってインジケータテーブル９’ｉアク
セスし、以下同じ手続を繰シ返す。

入力バッファ制御回路δ内のカウンタ２５１が所定値（
第５図の例の場合６３）になったとき、または認識フラ
グに最終バイトを示す“１′が見出されたときは、メモ
リブロック（２４１）の最終ポインタによって、次のメ
モリブロックの先頭アドレスが示されるので、このアド
レスをポインタテーブルのデータ２１におけるライトポ
インタＷ、Ｐに書き込み、バイトカウンタＢＣＲを＋１
して以下上述と同じ手続を緑り返す。

このような動作が行われて、獲得されているバッファメ
モリスのデータが増加するのに伴って、ポインタテーブ
ルのデータ２１においてバイトカウンタＢＣＲの値が増
加し、これが所定値を超えたとき、つまシ、パケット長
テーブルの対応するチャンネルのパケット長よシもバイ
トカウンタＢＣＲの値が多くなった場合、出カバソファ
制御回路怒にパケット化可信号が通知される。

出力側においてはパケット化可信号を待っておシ、パケ
ット化可信号が通知されたとき、出力側においてパケッ
ト送出の制御が開始される。まずＣＰＵＰ２Ｏ３って、
パケットのチャンネル番号例えばＣＨＩが設定され、こ
れによってヘッダテーブル１０からそのチャンネルに対
応するヘッダＨ１が読み出される。次にポインタテーブ
ルのデータ２１におけるリードポインタＲ，Ｐをイネー
ブルとしてこれを読み出し、指定されたアドレスに応じ
て、バックアメモリか内のデータを１バイト読み出す。

次に＋１回路によってリードポインタ几、Ｐの値を＋１
して、それが次のメモリブロックの先頭アドレスを指し
ているか否かを、第６図の場合と同様に出カバソファ制
御回路が内のカウンタ２６１の値またはメモリブロック
の各バイトに立てられている認識フラグによってみる。

アドレスが次のメモリブロックの先頭アドレスを指して
いないときは、ポインタテーブルのデータ２１における
リードボイタＲ，Ｐに＋１した値を書き込む。これと同
時に演算器２３によってバイトカウンタＢＣＲの値を−
１して再びバイトカウンタＢＣＲに書き込む。次にカウ
ンタ２６１を＋１し、再び最初に戻って、以下同じ手続
を繰シ返す。

出力パラフッ制御回路が内のカウンタ２６１が所定値（
第５図の例の場合０）になったとき、または認識フラグ
に最終バイトを示す“１”が見出されたときは、メモリ
ブロックの最終ポインタによって、次のメモリブロック
の先頭アドレスが示されるので、このアドレスをポイン
タテーブルのデータ２１におけるリードポインタＲ，Ｐ
に書き込み、バイトカウンタＢＣＲを−エして以下上述
と同じ手続を繰り返す。このとき、パケット長のカウン
タをチャンネル単位にもち、対応するチャンネルのパケ
ット長カウンタを＋１する。

このような処理をパケット長カウンタテーブルの値が必
要な長さになるまで続ける。このようにして取シ出され
たパケット情報は、ヘッダＨ１が付加されてパケットと
してパケット又換網に転送される。

このように本発明方式においては、単位容量のメモリブ
ロックのポイン・′夕を制御することによって、複数個
の単位容量のメモリブロックによって任意の大きさのバ
ッファメモリを獲得してパケットデータの書き込み、読
み出しを行うことができる。例えばデータ書き込みの場
合、ポインタテーブルのデータ２１におけるライトポイ
ンタＷ、Ｐが、そのメモリブロックの最終アドレスの前
まで達したとき、ライトポインタＷ、Ｐを＋１して最終
アドレスに書かれている次の単位容量のメモリプスック
の先頭アドレスをライトポインタに書き込むことによっ
て、次のメモリブロックに引き続いて書き込みを行うこ
とができ、このような手続を繰シ返すことによって、任
意個数のメモリブロックを結合して一つの大きなバッフ
ァメモリとして利用できる。データ読み出しの場合も同
様であシ、このようにバッファメモリの容量設定を柔軟
に行うことによって、簡単なハードウェアで任意の帯域
を有する多チャンネルの信号を高速でパケット化するこ
とができるようになる。

なおこの場合に、入力バッファ制御回路５と出カパツフ
ァ制御回路がとは、非同期で動作することが必要である
が、これは入力側と出力側とのクロックを分割すること
によって実現できる。

〔発明の効果〕

以上説明したように本発明によれば、多チャンネルのデ
ータを任意の帯域でパケット化する際に、パケット組み
立てのためのバックアメモリトシて、共通バッファから
任意長のバックアメモリをチャンネルごとに獲得して、
データの書き込み、読み出しを行ってパケット化するの
で、多重化線路内のデータをパケット化するためのバッ
ファメモリ各社における無駄を省くことができ、経済的
かつ効率的な多チャンネルパケット化方式を提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第３図は本発明方式におけ
るパケット組み立て方式を詳細に説明する図、 第４図は本発明方式におけるバッファメモリの獲得を説
明する図、 第５図は本発明方式におけるバッファ制御動作を説明す
る図、 第６図は第５図の構成における入力側の制御シーケンス
を示す図、 第７図は第５図の構成における出力側の制御シーケンス
を示す図、 第８図は従来の多チャンネルパケット化方式を示す図で
ある。 ３：制御部 ５：ヘッダ付加回路 ６：廃棄回路 ７　：　ＣＰＵ部 ８：パケット組み立てバッファ ９：インジケータテーブル １０：ヘッダテーブル １１：ポインタテーブル １２ｚ　、　１２ｇ　、・・・、１２ｎ：メモリブロッ
ク２１：ポインタテーブルのデータ ２２　：　＋　１回路 ２３：演算器 ２４：獲得されたバックアメモリ ２５：入力バッファ制御回路 ２５１：カウンタ ２６：化カバソファ制御回路 ２６１：カウンタ

Claims (2)

【特許請求の範囲】
1. （１）帯域を異にする複数の回線のデータを多重化した
   線路からの信号を共通バッファ（１０１）を介してパケ
   ット化して送出する装置において、 該多重化線路の情報をパケット化する際における通信ト
   ラフィックの情報をパケットの各チャンネルに対応して
   設定する通信情報テーブル（１０２）と、 該通信情報テーブル（１０２）に設定された各チャンネ
   ルのパケットの通信トラフィック量に応じて共通バッフ
   ァ（１０１）から所要のバッファ量を獲得するバッファ
   獲得手段（１０３）と、 該獲得された各バッファにそれぞれのチャンネルのパケ
   ットを組み立てるべき入力データを書き込むとともに、
   書き込まれたデータが前記通信情報テーブル（１０２）
   に設定された量になつたときこれを読み出し書き込み、
   読み出し制御手段（１０４）とを具え、 前記多重化線路の信号を任意の通信トラフィックに応じ
   てパケット化することを特徴とする多チャンネルパケッ
   ト化方式。
2. （２）前記共通バッファ（１０１）が複数の単位長のメ
   モリからなり、前記バッファ獲得手段（１０３）による
   バッファ獲得時、各単位メモリの最終アドレスにおいて
   次位の単位メモリの先頭アドレスを指示することによつ
   て鎖状メモリブロックを構成することを特徴とする特許
   請求の範囲第１項記載の多チャンネルパケット化方式。