JPH02184141A - バッファ装置 - Google Patents

バッファ装置

Info

Publication number
JPH02184141A
JPH02184141A JP1003566A JP356689A JPH02184141A JP H02184141 A JPH02184141 A JP H02184141A JP 1003566 A JP1003566 A JP 1003566A JP 356689 A JP356689 A JP 356689A JP H02184141 A JPH02184141 A JP H02184141A
Authority
JP
Japan
Prior art keywords
data
register
pointer chain
address
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1003566A
Other languages
English (en)
Other versions
JP2736092B2 (ja
Inventor
Yasuro Shohata
康郎 正畑
Yoshinari Kumaki
良成 熊木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP356689A priority Critical patent/JP2736092B2/ja
Priority to US07/462,118 priority patent/US5083269A/en
Priority to EP90100444A priority patent/EP0378195B1/en
Priority to DE69030392T priority patent/DE69030392T2/de
Publication of JPH02184141A publication Critical patent/JPH02184141A/ja
Application granted granted Critical
Publication of JP2736092B2 publication Critical patent/JP2736092B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
    • G06F2205/064—Linked list, i.e. structure using pointers, e.g. allowing non-contiguous address segments in one logical buffer or dynamic buffer space allocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
    • G06F2205/066—User-programmable number or size of buffers, i.e. number of separate buffers or their size can be allocated freely
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
    • H04L2012/5651—Priority, marking, classes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
    • H04L2012/5681—Buffer or queue management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Communication Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばＡＴＶ通信システムのセル通信路等で
使用されるバッファ装置の改良に関する。
（従来の技術） 近年、通信に必要な情報転送能力を呼び設定時に確保し
ておく　Ｓ　Ｔ　Ｍ　（Ｓ　ｙｎｃｈｒｏｎｏｕｓ　　
Ｔ　ｒａｎｓｆｅｒ　　Ｍｏｄｅ　）に変わって、通信
端末が必要なときに通信網の情報転送能力を使用するＡ
ＴＶ＜Ａｓｙｎｃｔ＋ｏｒｏｎｏｕｓ　　Ｔ　ｒａｎｓ
ｆｅｒ　　Ｍｏｄｅ　）に対する関心と期待が高まって
いる。
このＡＴＭは、セルと呼ばれる固定長の短パケットを用
いて情報を伝送し、各通信端末では必要に応じて通信網
にセルを渡すこと、即ち通信端末が必要なときに通信網
の情報伝送能力を使用することを特徴とする転送モード
である。
ＳＴＭと比較してＡＴＭには、通信端末が必要とする任
意の情報伝送速度を通信端末に提供できること、通信端
末が必要とするときのみ通信網の情報伝送能力を使用す
るため通信効率が向上すること、といった利点がある。
このためＡＴＭは、音声、データ、＃／Ｊｌｉ！ｉ等を
元化して扱うことのできる通信網、即らＢ−１ｓＤＮ網
を構成する基本技術として脚光を浴びている。
上述したように、ＡＴＶによる通信システムでは通信端
末が必要とするときにのみ通信網の情報伝送能力を使用
しており、これは通信網側から見ると、通信端末が通信
路を要求駆動で使用していることを意味する。
ＡＴＭによる通信システムに限らず、一般に何らかの資
ｇｌ（ＡＴＭによる通信システムの場合は通信路）を要
求駆動で使用するシステムにはバッファ装置が必要にな
る。
このバッファ装置には、順序良く同一の資源を複数の使
用要求元が使用できるようにするため、資源使用要求を
伝えるデータ（八ＴＭによる通信システムの場合はセル
）を−旦蓄積する機能が備えられている。
この蓄積機能は、与えられた資源を最も早く発生した資
源使用要求に対して割当てるために、最も早（バッファ
装置に到着した資源使用要求を伝えるデータを該バッフ
ァ装置から最初に出力させ、その要求が資源を使用し終
わるのを持って、次に発生した要求に資源を割当てるた
めに、次に到着したデータを該バッファ装置から次に出
力するという如く、［最も、速く到着したデータから順
に出力される（Ｆｉｒｓｔ　　Ｉｎ　　Ｆｉｒｓｔ　　
０ｕｔ）　Ｊｔｌｌ能。
即ちＦＩＦＯ機能によって実現されることが多い。
バッファ装置に蓄積される資源使用要求を伝えるデータ
の中に、資源を優先的に利用する必要のある資源使用要
求がある場合には上述したＦＩＦＯ機能のみでは不十分
である。
この場合には、資源使用要求の持つ優先順位に対応した
優先順位クラスを設け、該バッファ装置に蓄積する資源
使用要求を伝えるデータにＴＡ優先順位クラスを示す優
先順位タグ情報を付け、バッファ装置内部に蓄積されて
いるデータのうち最も優先順位の高い要求を選んで出力
するといった優先制御を行なう必要がある。
従来技術によると、優先制御を行なうバッファ装置は、
各優先順位クラスに対応したＰ　Ｉ　ＦＯＲ能を持つ記
憶手段を備え、到着したデータの持つ優先順位タグ情報
を解析して該データの優先順位に対応した記憶手段に該
データを蓄積させ、データを出力するときには優先順位
の高い記憶手段から順にデータを蓄積しているか否かを
調べ、データを蓄積しているバッファのうち最も高い優
先順位を持つ記憶手段からデータを出力することによっ
て構成される。
新たに到着したデータを蓄積しておく領域を記憶手段が
持っていないときには該新たに到着したデータは廃棄さ
れるが、従来技術により構成された優先制御付きバッフ
ァ８置では、このような場合には優先順位の低いデータ
から順に廃棄されることになる。
しかしながら、従来技術により構成された優先Ｉ！１１
１１Ｉｌ付きバッファ装置では、扱う、データの持つ優
先順位が特定の殴先順位クラスに偏っていると、各優先
順位クラスに対応した記憶手段に蓄積されているデータ
の個数がまちまちになり、該記憶手段の記憶領域の使用
効率が低下し、ひいてはデータが廃棄される確率が大き
くなるという問題があった。
（発明が解決しようとする課題） このように、優先順位クラス毎にＦＩＦＯ機能を持つ記
憶手段を設けて構成した優先制御付きバッファ装置では
、該記憶手段の記憶領域の使用効率が悪いという問題点
があった。
本発明は、上記の問題点に鑑みてなされてらので、その
目的とするところは、優先制御付きバッファ装置におい
て、記憶領域の使用効率を向上させ、より少ない記憶領
域で有効な優先制御を実現できるバッファ装置を提供す
ることにある。
［発明の構成コ （課題を解決するための手段） この発明は、上記の目的を達成するために、ランダムア
クセス可能な複数個のデータレジスタを有するデータレ
ジスタアレイと、 前記データレジスタアレイ内の任意のレジスタを用いて
ポインタチェーンにより仮想ＰＩＦＯスタックを構成す
るに必要な管理情報をデータ種別数に応じた数だけ格納
する管理レジスタアレイと、前記データレジスタアレイ
内に空データレジスタの有無を検出するためのアレイ空
状態検出手段と、 第１の通信路からデータ種別を示したデータ受取要求が
あり、かつ前記アレイ空状態検出手段によりアレイ空状
態が検出されるときには、前記データレジスタアレイ内
の空レジスタの１つに当該データを格納するとともに、
当該データの種別に対応する前記ポインタチェーンの後
尾に最新のデータ格納レジスタアドレスを追加してポイ
ンタチェーンの更新を行ない、かつ当該ポインタチェー
ン長を１データ分だけ伸長さぜる処理を当該データ種別
の管理情報に対して行なうデータ受取制御手段と、 第２の通信路からデータ種別を示したデータ送出要求が
あったときに、当該データ種別に相当するポインタチェ
ーンで指定される仮想ＦＩＦＯスタックの先頭にデータ
が存在するときには、当該データをデータレジスタアレ
イより読出して第２の通信路へと送出するとともに、当
該データの種別に対応するポインタチェーンの先頭から
最古のデータ格納レジスタアドレスを削除してポインク
チ１−ンの更新を行ない、かつ当該ポインタチェーンを
１データ分だけ短縮させる処理を当該データ種別の管理
情報に対して行なうデータ送出制御手段と を具備することを特徴とするものである。
（作用） 本発明によれば、各データ種別に対応する仮想ＦＩＦＯ
スタックのポインタチェーン長はそのスタックに格納さ
れるデータ個数に応じて適宜に伸長又は短縮され、また
データレジスタアレイ内するため、バッファ装置の扱う
データの持つ優先順位が成る優先順位（すなわち、デー
タ種別）に偏った場合にもデータレジスタアレイの領域
は全て使用でき、このため、従来技術による優先順位機
能付きバッファ装置に比べてより効率的に記憶領域を使
用できる。
（実施例〉 以下、図面を参照して本発明の一実施例を説明する。
第１図は、本発明の一実施例であるバッファ装置の構成
を示すブロック図である。
同図に示したバッファ装置は、第１の通信路からの要求
に従ってデータを受取り、受取ったデータをデータ入力
手段１２がデータレジスタアレイ１０に書込み、また第
２の通信路からの要求に従ってデータ出力手段１３がデ
ータレジスタアレイ１０からデータを読出して第２の通
信路に出力するようになっている。
データレジスタアレイ１０は、該バック７装置が一旦蓄
積するデータを記憶しておくものである。
該データレジスタアレイ１０は、データ入力手段１２も
しくはデータ出力手段１３の出力するアドレスに対応し
たデータレジスタ（第３図〜第１０図参照）に対してデ
ータを読み／書きできる必要があるが、例えば、この機
能はＬＳＩ技術を用いて構成された半導体ランダムアク
セスメモリＩＣを用いることにより実現可能である。
管理レジスタアレイ１１は、前記データレジスタアレイ
１０中のデータレジスタを管理するための情報を蓄積し
ておくものである。
該管理レジスタアレイ１１は、データ入力手段１２もし
くはデータ出力手段の出力するアドレスに対応した管理
レジスタ（第３図〜第１０図参照）に対してデータを書
込める管理情報力込みボート１１ａと、データ入力手段
１２もしくはデータ出力手段１３の出力するアドレスに
対応した管理レジスタからデータを読出し、読出した後
該管理レジスタに予め定められたビットパターンを設定
する管理情報読出しボート１１ｂを持っている。
ここで、予め定められビットパターンとは、該バッファ
装置においてデータレジスタアレイ中１０に複数個のＦ
ＩＦＯｍ能を持つ記憶装置を仮想的に構成する方法によ
って決まるビットパターンであり、ここで説明する実施
例においては“０００００・・・・・・・・・０″とい
う全て二准数のＯであるビットパターンである。
ここで説明している実施例では、該管理レジスタアレイ
１１は第２図に示すような構成となっている。
同図で示した管理レジスタアレイ１１は、管理情ＱＦｉ
ｉｌ込ボート１１ａからの管理情報を書込む管理レジス
タ１１４１〜１１１のアドレスと、管理情報続出ボート
１１ｂからの管理情報を読出づ管理レジスタ１１４１〜
１１４１のアドレスとが異なっていれば、前記二つのボ
ートｌｌａ、１１ｂは独立に動作できるようになってい
る。
デコーダ１１１１は、管理情報書込みボート１１ａのア
ドレスをデコードし、管理情報が書込まれるべき管理レ
ジスタを決定するものである。
ＡＮＤゲート１１２１〜１１２ｍは、管理情報書込ボー
ト１１ａのデータに与えられたビットパターンを管理レ
ジスタに書込む際に、用込パルスを与えるべき管理レジ
スタをデコーダ１１１１のデコード結果を反映して決定
するものである。
また、デコーダ１１１２は管理情報読出ボート１１ｂの
アドレスをデコードし、管理情報が読出されるべき管理
レジスタを設定するものである。
ＮＡＮＤゲート１１３１〜１１３ｍは、管理情報を読出
しその後該管理レジスタにＮ積されたビットパターンを
“０００・・・・・・・・・０″に設定する、即ち管理
レジスタをクリアする際に、クリアパルスを与えるべき
管理レジスタをデコーダ１１１２のデコード結果を反映
して決定するものである。
各管理レジスタ１１４１〜１１４ｍ内のＤタイプノリツ
ブフロップ１１５１〜１１５ａは、管理レジスタに蓄積
するビットパターンのうちの１ビツトを蓄積するもので
ある。
３ステートバツフア１１６１〜１１６８は、デコーダ１
１１２のデコード結果を受けて、管理情報読出ポート１
１ｂに管理情報を出力するときに活性化（アクティブ）
する。
データ入力手段１２はアービタ１８の競合制御の結果を
受けて、もしアービタ１８によりデータ入力許可がされ
たなら、第１の通信路からデータを受取る。
また、データ入力手段１２は、受取ったデータを空アド
レス先頭レジスタ１６の蓄積しているビットパターンに
より指定されるデータレジスタアレイ１０のアドレスに
内込む。
また、データ入力手段１２は、受取ったデータの持つビ
ットパターンのうら予め定められた位置にある１つもし
くは複数個のビットの内容（即し、該データの持つ優先
順位）に従って選択したＲ込アドレスレジスタ１４１〜
１４０１と空アドレス先頭レジスタ１６とを用いて管理
情報書込みボート１１ａと管理情報読出ポート１１ｂを
通じて管理レジスタアレイ１１内部の管理レジスタ１１
４１〜１１４１に蓄積されている管理情報を更新する。
データ出力手段１３は、アービタ１８の競合制御の結果
を受けて、もしアービタ１８によりデータ出力が許可さ
れたならば、バッファ装置の外部から与えられるピッ１
−パターン（即ち、出力するデータの優先順位）に従っ
て選択した読出アドレスレジスタ１５１〜１５ｍの持つ
ビットパターンをデータレジスタアレイ１０のアドレス
として該データレジスタ１０から該当データを取出し、
これを第２の通信路に出力する。
また、データ出力手段１３は、前記選択した読出しアド
レスレジスタと空きアドレス最後尾レジスタ１７とを用
いて管理情報ｍ込ボートｌｌａと管理情報読出しボート
１１ｂとを通じて、管理レジスタアレイ１１内部の管理
レジスタ１１４１〜１１４ｍに蓄積されている管理情報
を更新する。
アービタ１８は、第１の通信路からのデータ書込要求、
第２の通信路からのデータ続出要求が同時に発生した場
合に、どちらか一方の要求のみを受付ける競合制御を行
なう。
ここで説明する一実施例においては、データ書込要求と
データ読出要求とが同時に発生した場合、データ読出し
要求を優先して受付けるようにしている。尚、データ書
込要求を優先して受付けることにしてもよい。
バッファ状態表示手段１９は、空きアドレス先頭レジス
タ１６と空きアドレス最後尾レジスタ１７の蓄えている
ビットパターンとを比較して該バッファ装置が新たにデ
ータを受入れる記憶領域を持っているか否かを示すバッ
ファフル信号をバッファ装置外部に表示する。
また、バッファ状態表示手段１９は、同じ優先順位に対
応したｔＵ込アドレスレジスタと続出しアドレスレジス
タの蓄えているビットパターン同志を比較し、データレ
ジスタアレイ１０上に仮想的に構成されるそれぞれの優
先順位に対応したＦＩＦＯ機能付き記憶装置（スタック
）が出力できるデータを侍っているか否かを示すバッフ
ァエンプティ信号をバッファ装置外部に表示する。
タイミング生成手段１Ａは、第１図に示したバッファ装
置の各ブロックが動作するに必要となるタイミングを各
ブロックに伝えるパルス列を作成するものである。該パ
ルス列は、例えば第２図に示した管理レジスタアレイ１
１の、構成例に現われる管理情報の書込パルスや管理レ
ジスタのクリアパルス等である。
本実施例のバッフ１装置を使用する第１の通信路は、バ
ッファ装置にデータを渡す際にバッファ状態表示手段１
９の示すバラフッフル信号を参照し、該バッファ装置が
新たにデータを蓄積する記憶領域を持っていることを確
認した後入力要求信号を該バッファ装置に伝え、その後
アービタ１８から入力許可信号を受取った後でデータ入
力手段１２に該バッファ装置に蓄積したいデータを渡寸
ことか望ましい（第１１図参照）。
また、本実施例のバッファ装置を使用する第２の通信路
は、出力させたい優先順位に対応した仮想的なＦ　Ｉ　
ＦＯｔＩＡ能付ぎ記ｔａ装置のバッファエンブディ情報
を参照し、該ＦＩＦＯ機能付き記憶装置が出力できるデ
ータを持っていることを確認した後部出力したい優先順
位を出力優先順位表示信号で示して出力要求信号を該バ
ッフｙＨ’ｔｌに伝え、その後アービタ１８からデータ
出力表示信号でデータ出力が行なわれるのを持って、デ
ータ出力手段１３が出力したデータを受取ることが望ま
しい（第１２図参照）。
次に、本発明において、データレジスタアレイ１０に複
数個のＦＩＦＯ機能付き記憶装置（スタック）を仮想的
に構成する原理を、第３図〜第１０図を参照しながら説
明する。
尚、これらの図において、ｌ−Ｉ　Ｅ　Ａ　Ｄは空アド
レス先頭レジスタ、ＴＡ　［Ｌは空きアドレス最後尾レ
ジスタ、ＲＰｌは読出しアドレスレジスタ１゜ＲＰ２は
読出アドレスレジスタ２．ＷＰＩは書込アドレスレジス
タ１．ＷＰ２は書込アドレスレジスタ２をそれぞれ示す
ものである。
また、図中において管理レジスタ同志を結ぶ矢印はポイ
ンタチェーンを示すものである。
第３図〜第１０に示される実施例では、読出しアドレス
レジスタと書込みアドレスレジスタとの組が２１１用意
されており、ＦＩＦＯ機能付き記憶￥Ｒ置（ステック）
が２個データレジスタアレイ１０上に仮想的に構成され
ている。この場合、ポインタチェーンも２組用意されて
いる。
第３図〜第１０図では成るアドレスを持つデータレジス
タと、該データレジスタに対応して設けられ同じアドレ
スを持つ管理レジスタとは組にして記述されている。
管理レジスタ、読出アドレスレジスタ、書込アドレスレ
ジスタ、空きアドレス先頭レジスタ、空きアドレス最後
尾レジスタは、データレジスタと管理レジスタとの組へ
のポインタとして使用できるように、データレジスタに
付けられたアドレスを１つ蓄積できる長さを有する。
ここで、アドレスのうち、全て二進数の０であるビット
パターンは、データレジスタと管理レジスタの組のアド
レスとしては使用しないものとする。
第３図〜第１０図では、管理レジスタ、読出アドレスレ
ジスタ、書込アドレスレジスタ、空きアドレス先頭レジ
スタ、空きアドレス最１ルジスタ内に全て二進数のＯで
あるビットパターンが蓄積されているとぎ、即ち指し示
すデータレジスタと管理レジスタの組が無いときには、
それらのレジスタを示す箱の中に斜線を置くこととする
。
第３図は、本発明の一実施例のバッフ１装置内部の成る
時点の状態を模式的に示した図である。
仮想的に構成されたＦＩＦＯ機能を持つ記憶装置は、続
出レジスタＷＰＩ、ＷＰ２によりその始まりが指し示さ
れ、管理レジスタ同志を結ぶ矢印によって示されるポイ
ンタチェーンによりその全体が表現される。
書込みアドレスレジスタＷＰ１．ＷＰ２は、このポイン
タチェーンの終了覆る、即ら管理レジスタがどこも指さ
ない、データレジスタと管理レジスタの組を指し示して
いる。
また、データを蓄積していないデータレジスタは、仮想
的に構成されたＦＩＦＯ機能を持つ記憶装置と同様、管
理レジスタ同志を矢印で結んで示されるポインタチェー
ンによって管理されている。
該ポインタチェーンの始まりを指し示すのが空きアドレ
ス先頭レジスタｌ−Ｉ　Ｅ　Ａ　Ｄであり、終りを指し
示すのが空きアドレス最後尾レジスタＴΔＩしてある。
第４図は、本発明の一実施例のバッファ装置に、新しい
データを入力する場合の動作を説明する図である。
まず、入力データを空きアドレス先頭レジスタＨＥ　Ａ
　Ｄの指し示すｆ−タレジスタに入力する（ステップ■
）。
次に、空きアドレス先頭レジスタＨＥＡＤの示づ管理レ
ジスタの内容を空きアドレス先頭レジスタＨＥ　Ａ　Ｄ
に移す（ステップ■）。
その後、ステップ■での空きアドレス先頭レジスタｌ−
（Ｆ　Ａ　Ｉ）の内容を、入ツノデータの持つ優先順位
に従って選択された書込みアドレスレジスタＷＰ１と、
ステップ■までに書込みアドレスレジスタＷＰＩが指し
示していた管理レジスタに移す（ステップ■）。
最後にステップ■で空きアドレス先頭レジスタＨＥＡＤ
が指し示していた管理レジスタをクリアし、該管理レジ
スタがどこも指さないようにする（ステップ■）。
以、Ｆの動作により、バッファ装置に新しいデータを入
力することができる。
第５図は、本発明の一実施例であるバッファ装置から、
データを出力する場合の動作を説明する図である。
まず、外部から指定された優先順位に従って選択された
読出しアドレスレジスタＲＰ２の指し示すデータレジス
タからデータを出力づ゛る（ステップ■）。
次に、該選択した読出しアドレスレジスタＲＰ２の指し
示す管理レジスタの内容を該選択した読出しアドレスレ
ジスタＲＰ２に移す（ステップ■）その後、該選択した
読出しアドレスレジスタＲＰ２のステップ■での内容を
、空きアドレス最後尾レジスタＴＡＩＬの指し示してい
る管理レジスタと空きアドレス最後尾レジスタＴＡＩＬ
に移す（ステップ■）。
最後に、該選択した読出しアドレスレジスタＲＰ２がス
テップ■で指し示していた管理レジスタをクリアする（
ステップ■）。
以上の動作によりバッファ装置からデータの出力を行な
うことができる。
尚、第４図、第５図で示した本発明の一実施例のバッフ
ァ装置においては、管理レジスタアレイ１１に管理情報
書込みボート１１ａと管理情報読出しボート１１ｂとを
有し、これらのボートは異なるアドレスが与えられたな
らば同時に独立に動作できることから、各レジスタに新
たに蓄積するビットパターンをそれらのレジスタへの出
込み無しに与えることができ、よって該バッファ装置の
動作の各ステップは同時に実行されるものであることを
注意しておく。
ところで、第３図に示した本発明の一実施例であるバッ
ファ装置の内部状態をより完全に説明するためには、バ
ッファ装置へのデータの出込み時に １）データを加えるポインタチェーンがエンプティであ
る場合と、 ２）データレジスタの空領域を管理するポインタチェー
ンがエンプティになる場合と、についてもさらに別に動
作説明を行なう必要がある。
データを加えるポインタチェーンがエンプティである場
合の動作を第６図に示す。データを加えるポインタチェ
ーンがエンプティであることは、該ポインタチェーンの
先頭と最後尾をそれぞれ指し示す読出アドレスレジスタ
ＲＰＩと書込アドレスレジスタＷＰ１とに全て二進数の
Ｏであるビットパターンが蓄えられていることにより表
現されている。
バッファ状態表示手段１９は、この状態を検出して仮想
的に構成されているＦ　Ｉ　ＦＯＩｆｉ能付き記憶装置
がデータを蓄積していないことを知り、その旨を外部に
表示する。
データを加えるポインタチェーンがエンプティである場
合のデータ入力手順と第４図に示したデータ入力手順と
はステップ■が異なる。
即ち、データを加えるポインタチェーンがエンプティで
ある場合、ステップ■において、ステップ■での空きア
ドレス先頭レジスタＨＥＡＤの内容を、入力データの持
つ優先順位に従って選択された書込みアドレスレジスタ
ＷＰＩだけでなく、読出しアドレスレジスタＲＰＩにも
移す（ステップ■′）必要がある。
データレジスタの空領域を管理するポインタチェーンが
エンプティになる場合の動作を第７図に示ず。
データレジスタの空領域を管理するポインタチェーンが
エンプティになる場合のデータ入力手順と第４図に示し
たデータ入力手順とはステップ■が異なる。
即ち、空ぎアドレス先頭レジスタの指し示す管理レジス
タｌ−Ｉ　Ｅ　Ａ　Ｄの内容が全て０のビットパターン
であるなら、ステップ■において、該管理レジスタの内
容を空きアドレス先頭レジスタトＩＥＡＤだけではなく
、空きアドレス最後尾レジスタＴＡＩＬにも移すくステ
ップ■′）必要がある。
上述のように、第６図に示したデータ入力手順において
は入力されたデータにより選択された続出アドレスレジ
スタＲＰ１、第７図に示したデータ入力手順においては
空きアドレス最後尾ポインタＴＡＩＬに対してビットパ
ターンを書込む必要がある。
これらのデータの書込みは、データ入力手段１２が書込
みビットパターンと該ビットパターンを古込むレジスタ
を指定する情報をデータ出力手段１３に渡して依頼する
ものとしてもよい。
尚、第６図と第７図に示したデータ入力手順においても
、各レジスタに新たに蓄積するビットパターンをそれら
のレジスタへの吉込み無しに与えることができ、よって
該バッファ装置の動作の各ステップは同時に実行される
ものであることを注意しておく。
更に、第３図に示した本発明の一実施例であるバッファ
装置の内部状態をより完全に説明するためには、バッフ
ァ装置からのデータ出力時に、３）データを取出すポイ
ンタチェーンがエンプティになる場合と、 ４）データレジスタの空領域を管理するポインタチェー
ンがエンプティである場１合と、についてもさらに別に
動作説明を行なう必要がある。
データを取出すポインタチェーンがエンプティになる場
合の動作を第８図に示す。
データを取出すポインタチェーンがエンプティになる場
合のデータ出力手順と第５図に示したデータ出力手順と
はステップ■が異なる。
即ち、選択された読出アドレスレジスタＲＰ１の指し示
す管理レジスタに全てＯのビットパターンが蓄積されて
いたなら、該選択された読出しアドレスレジスタＲＰ１
だけではなく、該続出しアドレスレジスタＲＰＩに対応
した書込みアドレスレジスタＷＰ１にも該管理レジスタ
の内容を移すくステップ■′）必要がある。
データレジスタの空領域を管理するポインタチェーンが
エンプティである場合の動作を第９図に示す。
データレジスタアレイ１０に空領域が無い場合は、該バ
ッファ装置は新たなデータを入力できない。このため、
該バッファ装置の状態はフルである。この状態のとき、
空きアドレス先頭レジスタと空アドレス最後尾レジスタ
ＴＡ　Ｉ　Ｌには全て０のビットパターンが蓄積されて
いる。
バッファ状態表示手段１つは、空きアドレス先頭レジス
タと空きアドレス最後尾レジスタＴＡＩしに全てＯのビ
ットパターンが蓄積されていることを検出して、該バッ
ファ装置の状態がフルであることを外部に表示する。
データレジスタアレイ１０に空領域が無い場合のデータ
出力手順と第５図に示したデータ出力手順とはステップ
■が異なる。即ち、データレジスタアレイ１０に空領域
が無い場合、選択した続出アドレスレジスタＲＰ１のス
テップ■での内容を空きアドレス最後尾レジスタＴＡＩ
Ｌだけではなく、空きアドレス先頭レジスタｌ−Ｉ　Ｅ
　Ａ　Ｄにも（ステップ■−）移す。
上述のように、第８図に示したデータ出力手順において
は外部から選択された潜込アドレスレジスタＷＰ１、第
９図に示したデータ出力手順においては空きアドレス先
頭レジスタＨＥＡＤに対してビットパターンを占込む部
製がある。
これらのデータの潜込みは、データ出力手段１３が書込
むビットパターンと該ビットパターンを書込むレジスタ
を指定する情報をデータ入力手段１２に渡して依頼する
ものとしてもよい。
尚、第８図と第９図に示したデータ出力手順においても
、各レジスタに新たに蓄積するビットパターンをそれら
のレジスタへの書込み無しに与えることができ、よって
該バッファ装置の各ステップは同時に実行されるもので
あることを注意しておく。
第１０図は本発明の一実施例のバッファ装置内部にデー
タが全く蓄積されてない初期状態を模式的に示した図で
ある。
仮想的に構成されたＦＩＦＯＩ！能を持つ記憶装置は、
データが全く蓄積されていない状態では、データレジス
タの全てがデータを蓄積していないデータレジスタで構
成されており、全てのデータレジスタが空きアドレス先
頭レジスタＨＥＡＤと空ぎアドレス最後尾レジスタＴＡ
ＩＬによって始まりと終りが指し示されるポインタチェ
ーンによって管理されており、読出しアドレスレジスタ
ＲＰｉ、ＲＰ２と書込アドレスレジスタＷＰ１．ＷＰ２
の紺は、両方とｂ全て二進数のＯであるビットパターン
が蓄積されている。
本発明の一実施例であるバッファ装置をパケット交換シ
ステムやＡＴＶによる通信システムの通信路に用いる場
合、該バッファ装置に一旦蓄積されているデータは該パ
ケット交換システムで通信に用いられるパケットもしく
はＡＴＶによる通信システムのセルとなる。
この場合の優先順位クラスは、該パケット交換システム
の扱うパケットもしくはセルの向う方向を示す情報であ
るとしてもよい。この場合、優先順位に対応する方路が
パケット又はセルを出力できるようになった時点で該バ
ッファ装置からパケットもしくはセルを出力する手段を
バッファ装置の出力部に接続したなら、該バッファ装置
はパケットスイッヂもしくはセルスイッヂと見做すこと
もできる。
更に、ＡＴＶによる通信システムにおいて、該バッファ
装置を、該バッファ装置の入力部に複数の通信路から到
着するセルをｍ線して入力し、該バッファ装置の優先順
位クラスはセルの向う方路を示す情報であるとし、更に
優先順位に対応する方路がパケット又はセルを出力でき
るようになった時点で該バッフｉ・装置からパケットも
しくはセルを出力する手段をバッファ装置の出力部に接
続したならば、ＡＴＶによる通信システムで使用される
セルスイッチのうちの共通バッファ方式として良く知ら
れているクラスに属するセルスイッチとなる。
更に、本発明によるバッファ装置は、特願昭６３−６７
１０６号で本発明者等の一人が開示したパケット交換シ
ステムに使用するバッファ装置としても使用できる。
［発明の効ｆＡ］ 以上説明したように、本発明によると、各データ種別に
対応する仮想ＦＩＦＯスタックのポインタチェーン長は
そのスタックに格納されるデータ個数に応じて適宜に伸
長又は短縮され、またデータレジスタアレイ内で実際に
使用されるデータレジスタの個数又は全データ種別の総
ポインタチェーンに対応して増減するため、バッファ装
置の扱うデータの持つ優先順位が特定の優先順位に偏っ
た場合にもデータレジスタアレイの領域は全て有効に使
用できる。このため、本発明によると、効率的に記憶領
域を使用することができるバッファ装置を提供すること
ができる。
また、実施例に示されるように、空領域の管理にもデー
タを蓄積する記憶領域と同じ記憶領域を使用すれば、さ
らに少ないハード規模で優先順位付きバッファ装置を構
成できる。
【図面の簡単な説明】
第１図は本発明の一実施例であるバッファ装置の構成を
示すブロック図、第２図は第１図に示したバッファ装置
の構成のうち、管理レジスタアレイの構成を示すブロッ
ク図、第３図〜第１０図は本発明において１つの記憶領
域に複数個のＦＩＦＯ付き記憶装置を仮想的に構成する
原理を説明する図、第１１図は本実施例のバッファ装置
を使用する第１の通信路の動作を説明する図、第１２図
は本実施例のバッファ装置を使用する第２の通信路の動
作を説明する図である。 １０・・・データレジスタアレイ １１・・・管理レジスタアレイ １２・・・データ入力手段 １３・・・データ出力手段 １４１〜１４ｎ・・・書込アドレスレジスタ１５１〜１
５ｎ・・・読出アドレスレジスタ１６・・・空きアドレ
ス先頭レジスタ １７・・・空きアドレス最後尾レジスタ１８・・・アー
ビタ

Claims (1)

    【特許請求の範囲】
  1. （１）ランダムアクセス可能な複数個のデータレジスタ
    を有するデータレジスタアレイと、 前記データレジスタアレイ内の任意のレジスタを用いて
    ポインタチェーンにより仮想ＦＩＦＯスタックを構成す
    るに必要な管理情報をデータ種別数に応じた数だけ格納
    する管理レジスタアレイと、前記データレジスタアレイ
    内に空データレジスタの有無を検出するためのアレイ空
    状態検出手段と、 第１の通信路からデータ種別を示したデータ受取要求が
    あり、かつ前記アレイ空状態検出手段によりアレイ空状
    態が検出されるときには、前記データレジスタアレイ内
    の空レジスタの１つに当該データを格納するとともに、
    当該データの種別に対応する前記ポインタチェーンの後
    尾に最新のデータ格納レジスタアドレスを追加してポイ
    ンタチェーンの更新を行ない、かつ当該ポインタチェー
    ン長を１データ分だけ伸長させる処理を当該データ種別
    の管理情報に対して行なうデータ受取制御手段と、 第２の通信路からデータ種別を示したデータ送出要求が
    あり、かつ当該データ種別に相当するポインタチェーン
    で指定される仮想ＦＩＦＯスタックの先頭にデータが存
    在するときには、当該データをデータレジスタアレイよ
    り読出して第２の通信路へと送出するとともに、当該デ
    ータの種別に対応するポインタチェーンの先頭から最古
    のデータ格納レジスタアドレスを削除してポインタチェ
    ーンの更新を行ない、かつ当該ポインタチェーンを１デ
    ータ分だけ短縮させる処理を当該データ種別の管理情報
    に対して行なうデータ送出制御手段と、 を具備することを特徴とするバッファ装置。
JP356689A 1989-01-10 1989-01-10 バッファ装置 Expired - Lifetime JP2736092B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP356689A JP2736092B2 (ja) 1989-01-10 1989-01-10 バッファ装置
US07/462,118 US5083269A (en) 1989-01-10 1990-01-08 Buffer device suitable for asynchronous transfer mode communication
EP90100444A EP0378195B1 (en) 1989-01-10 1990-01-10 Buffer device suitable for asynchronous transfer mode communication
DE69030392T DE69030392T2 (de) 1989-01-10 1990-01-10 Zur Kommunikation in asynchroner Übertragungsart geeignetes Puffergerät

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP356689A JP2736092B2 (ja) 1989-01-10 1989-01-10 バッファ装置

Publications (2)

Publication Number Publication Date
JPH02184141A true JPH02184141A (ja) 1990-07-18
JP2736092B2 JP2736092B2 (ja) 1998-04-02

Family

ID=11560987

Family Applications (1)

Application Number Title Priority Date Filing Date
JP356689A Expired - Lifetime JP2736092B2 (ja) 1989-01-10 1989-01-10 バッファ装置

Country Status (4)

Country Link
US (1) US5083269A (ja)
EP (1) EP0378195B1 (ja)
JP (1) JP2736092B2 (ja)
DE (1) DE69030392T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04314235A (ja) * 1991-04-12 1992-11-05 Mitsubishi Electric Corp セル交換装置
JPH07147590A (ja) * 1993-06-30 1995-06-06 Internatl Business Mach Corp <Ibm> 高速パケット伝送ネットワーク用プログラマブル高性能データ通信アダプタ

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2642214B1 (fr) * 1988-12-30 1992-11-20 Cit Alcatel Systeme de detection d'ecrasement de donnees dans une memoire tampon, notamment pour un commutateur de donnees
GB8921653D0 (en) * 1989-09-26 1989-11-08 Lucas Ind Plc Interface circuit
EP0433520B1 (en) * 1989-12-22 1996-02-14 International Business Machines Corporation Elastic configurable buffer for buffering asynchronous data
JP2572292B2 (ja) * 1990-05-14 1997-01-16 株式会社小松製作所 非同期データ伝送装置
JPH04165866A (ja) * 1990-10-30 1992-06-11 Nec Corp バッファメモリ回路
ATE136380T1 (de) * 1991-01-31 1996-04-15 Siemens Nixdorf Inf Syst Verfahren und schaltungsanordnung zur steuerung der daten- übertragung zwischen einem von mehreren ein-/ausgabemodulen und einer anderen einheit einer datenverarbeitungsanlage
ATE122191T1 (de) * 1991-02-01 1995-05-15 Siemens Ag Verfahren zur überwachung und glättung von datenströmen, die nach einem asynchronen übertragungsverfahren übertragen werden.
EP0519563A3 (en) * 1991-06-21 1997-08-27 Koninkl Philips Electronics Nv System for converting synchronous time-division-multiplex signals into asynchronous time-division data packets
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5233606A (en) * 1991-08-02 1993-08-03 At&T Bell Laboratories Arrangement for controlling shared-buffer-memory overflow in a multi-priority environment
EP0528273B1 (en) * 1991-08-16 1999-10-27 Fujitsu Limited Buffer memory and method of managing the same
US5426639A (en) * 1991-11-29 1995-06-20 At&T Corp. Multiple virtual FIFO arrangement
US5644748A (en) * 1992-01-30 1997-07-01 Fujitsu Limited Processor system including an index buffer circuit and a translation look-aside buffer control circuit for processor-to-processor interfacing
US5440691A (en) * 1992-02-27 1995-08-08 Digital Equipment Corporation, Pat. Law Group System for minimizing underflowing transmit buffer and overflowing receive buffer by giving highest priority for storage device access
JP3730252B2 (ja) 1992-03-31 2005-12-21 トランスメタ コーポレイション レジスタ名称変更方法及び名称変更システム
JP3637920B2 (ja) 1992-05-01 2005-04-13 セイコーエプソン株式会社 スーパースケーラマイクロプロセサに於て命令をリタイアさせるシステム及び方法
US5278828A (en) * 1992-06-04 1994-01-11 Bell Communications Research, Inc. Method and system for managing queued cells
US5287347A (en) * 1992-06-11 1994-02-15 At&T Bell Laboratories Arrangement for bounding jitter in a priority-based switching system
US5502821A (en) * 1992-06-29 1996-03-26 Xerox Corporation Method of determining devices requesting the transfer of data signals on a bus
US5299196A (en) * 1992-11-12 1994-03-29 International Business Machines Corporation Distributed address decoding for bus structures
US5289470A (en) * 1992-12-14 1994-02-22 International Business Machines Corp. Flexible scheme for buffer space allocation in networking devices
US5604912A (en) * 1992-12-31 1997-02-18 Seiko Epson Corporation System and method for assigning tags to instructions to control instruction execution
DE69320991T2 (de) 1992-12-31 1999-01-28 Seiko Epson Corp System und verfahren zur änderung der namen von registern
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
JPH06250970A (ja) * 1993-02-26 1994-09-09 Toshiba Corp メモリ制御装置
US6738357B1 (en) * 1993-06-09 2004-05-18 Btg International Inc. Method and apparatus for multiple media digital communication system
CA2173355A1 (en) * 1993-06-09 1994-12-22 Andreas Richter Method and apparatus for multiple media digital communication system
US5513224A (en) * 1993-09-16 1996-04-30 Codex, Corp. Fill level indicator for self-timed fifo
CA2135681C (en) * 1993-12-30 2000-01-18 Srinivas V. Makam System and method for directly accessing long-term memory devices
CA2143495A1 (en) * 1994-03-21 1995-09-22 Rasoul M. Oskouy Method and apparatus for reordering incoming interleaved asynchronous transfer mode cells
US5583861A (en) * 1994-04-28 1996-12-10 Integrated Telecom Technology ATM switching element and method having independently accessible cell memories
US6151301A (en) * 1995-05-11 2000-11-21 Pmc-Sierra, Inc. ATM architecture and switching element
CA2151293C (en) * 1994-06-10 2006-04-04 Harris Corporation Improvements in or relating to integrated network switch with variable functions
US6049802A (en) * 1994-06-27 2000-04-11 Lockheed Martin Corporation System and method for generating a linked list in a computer memory
US5608889A (en) * 1994-08-17 1997-03-04 Ceridian Corporation DNA controller with wrap-around buffer mode
US5619500A (en) * 1994-09-01 1997-04-08 Digital Link Corporation ATM network interface
US5513318A (en) * 1994-12-28 1996-04-30 At&T Corp. Method for built-in self-testing of ring-address FIFOs
US5854898A (en) 1995-02-24 1998-12-29 Apple Computer, Inc. System for automatically adding additional data stream to existing media connection between two end points upon exchange of notifying and confirmation messages therebetween
US5838915A (en) * 1995-06-21 1998-11-17 Cisco Technology, Inc. System for buffering data in the network having a linked list for each of said plurality of queues
EP0845181A4 (en) * 1995-07-19 2001-07-18 Fujitsu Network Communications SCHEDULE OF LINKS
AU6501096A (en) * 1995-07-19 1997-02-18 Ascom Nexion Inc. Prioritized access to shared buffers
US5872769A (en) * 1995-07-19 1999-02-16 Fujitsu Network Communications, Inc. Linked list structures for multiple levels of control in an ATM switch
AU6500796A (en) * 1995-07-19 1997-02-18 Ascom Nexion Inc. Mapping a data cell in a communication switch
US5657289A (en) * 1995-08-30 1997-08-12 Micron Technology, Inc. Expandable data width SAM for a multiport RAM
EP0873611A1 (en) * 1995-09-14 1998-10-28 Fujitsu Network Communications, Inc. Transmitter controlled flow control for buffer allocation in wide area atm networks
US5982772A (en) * 1995-11-06 1999-11-09 Sun Microsystems, Inc. Cell interface block partitioning for segmentation and re-assembly engine
US5757771A (en) * 1995-11-14 1998-05-26 Yurie Systems, Inc. Queue management to serve variable and constant bit rate traffic at multiple quality of service levels in a ATM switch
IT1277692B1 (it) * 1995-12-22 1997-11-11 Italtel Spa Dispositivo di memorizzazione fifo e di commutazione a buffer condiviso per reti di connessione in tecnica atm
US5991298A (en) * 1996-01-16 1999-11-23 Fujitsu Network Communications, Inc. Reliable and flexible multicast mechanism for ATM networks
US6201807B1 (en) * 1996-02-27 2001-03-13 Lucent Technologies Real-time hardware method and apparatus for reducing queue processing
US5819111A (en) * 1996-03-15 1998-10-06 Adobe Systems, Inc. System for managing transfer of data by delaying flow controlling of data through the interface controller until the run length encoded data transfer is complete
US5748905A (en) * 1996-08-30 1998-05-05 Fujitsu Network Communications, Inc. Frame classification using classification keys
US6487207B1 (en) 1997-02-26 2002-11-26 Micron Technology, Inc. Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology
US6021133A (en) * 1997-03-07 2000-02-01 Advanced Micro Devices Inc. Communication processing method using a buffer array as a virtually circular buffer
EP1439704A3 (en) * 1997-03-17 2011-08-10 Panasonic Corporation Method and apparatus for processing, transmitting and receiving dynamic image data
FR2763448B1 (fr) * 1997-05-13 1999-07-16 Fihem Espaceur de cellules atm
FR2763410B1 (fr) 1997-05-13 1999-07-23 Fihem Dispositif de tri d'elements de donnees a arbre binaire et espaceur atm comportant un tel dispositif
JP3434670B2 (ja) * 1997-05-21 2003-08-11 沖電気工業株式会社 帯域管理装置
US6178471B1 (en) 1998-07-21 2001-01-23 International Business Machines Corporation Method of sharing buffers for the streaming of unchanged data
DE19904084B4 (de) 1999-02-02 2008-12-11 Force Computers Gmbh Computer
US6401145B1 (en) * 1999-02-19 2002-06-04 International Business Machines Corporation Method of transferring data using an interface element and a queued direct input-output device
US6339803B1 (en) * 1999-02-19 2002-01-15 International Business Machines Corporation Computer program product used for exchange and transfer of data having a queuing mechanism and utilizing a queued direct input-output device
US6345324B1 (en) * 1999-02-19 2002-02-05 International Business Machines Corporation Apparatus for transferring data using an interface element and a queued direct input-output device
US6345329B1 (en) * 1999-02-19 2002-02-05 International Business Machines Corporation Method and apparatus for exchanging data using a queued direct input-output device
US6510479B1 (en) 1999-09-15 2003-01-21 Koninklijke Philips Electronics N.V. Transmit pre-arbitration scheme for a can device and a can device that implements this scheme
JP3831189B2 (ja) * 2000-09-29 2006-10-11 富士通株式会社 回転制御方法及び記憶装置
US6789143B2 (en) * 2001-09-24 2004-09-07 International Business Machines Corporation Infiniband work and completion queue management via head and tail circular buffers with indirect work queue entries
US7346739B1 (en) * 2004-11-19 2008-03-18 Xilinx, Inc. First-in-first-out memory system and method for providing same
US20080265918A1 (en) * 2007-04-24 2008-10-30 Protos Electronics, Inc. Object-clamping lid subassembly of a test socket for testing electrical characteristics of an object

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63232544A (ja) * 1987-03-19 1988-09-28 Fujitsu Ltd 多チヤンネルパケツト化方式

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2559286B1 (fr) * 1984-01-16 1987-03-27 Inst Nat Rech Inf Automat Machine de traitement de l'information pour l'interpretation de langages de programmation logique
US4833655A (en) * 1985-06-28 1989-05-23 Wang Laboratories, Inc. FIFO memory with decreased fall-through delay
US4751675A (en) * 1985-08-19 1988-06-14 American Telephone And Telegraph Company, At&T Bell Laboratories Memory access circuit with pointer shifting network
US4839866A (en) * 1987-05-29 1989-06-13 Texas Instruments Incorporated Cascadable first-in, first-out memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63232544A (ja) * 1987-03-19 1988-09-28 Fujitsu Ltd 多チヤンネルパケツト化方式

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04314235A (ja) * 1991-04-12 1992-11-05 Mitsubishi Electric Corp セル交換装置
JPH07147590A (ja) * 1993-06-30 1995-06-06 Internatl Business Mach Corp <Ibm> 高速パケット伝送ネットワーク用プログラマブル高性能データ通信アダプタ

Also Published As

Publication number Publication date
US5083269A (en) 1992-01-21
DE69030392T2 (de) 1997-08-14
DE69030392D1 (de) 1997-05-15
EP0378195A3 (en) 1992-03-18
JP2736092B2 (ja) 1998-04-02
EP0378195A2 (en) 1990-07-18
EP0378195B1 (en) 1997-04-09

Similar Documents

Publication Publication Date Title
JPH02184141A (ja) バッファ装置
US6763426B1 (en) Cascadable content addressable memory (CAM) device and architecture
CA2297836C (en) Multi-port internally cached drams
US5187780A (en) Dual-path computer interconnect system with zone manager for packet memory
KR900006791B1 (ko) 패킷 스위치식 다중포트 메모리 n×m 스위치 노드 및 처리 방법
US4849968A (en) Buffer management system
JP3241045B2 (ja) マルチポート共有メモリインタフェースおよび関連の方法
EP0459758B1 (en) Network adapter having memories configured as logical FIFOs to transmit and receive packet data
KR101370711B1 (ko) 독립적인 링크 및 뱅크 선택
JP2846369B2 (ja) パケット交換システム
CA2011935A1 (en) Dual-path computer interconnect system with four-ported packet memory control
US6978457B1 (en) Method and system increasing performance substituting finite state machine control with hardware-implemented data structure manipulation
US6728256B1 (en) Shared buffer control device
US6157951A (en) Dual priority chains for data-communication ports in a multi-port bridge for a local area network
WO1998038760A2 (en) Data communication system utilizing a scalable, non-blocking, high bandwidth central memory controller and method
JP2677670B2 (ja) ２つのバス間における交差回路
US5721833A (en) Push-out of low priority signals from switch buffers
JP2628701B2 (ja) 優先順位付き情報パケット用交換装置
US6584517B1 (en) Circuit and method for supporting multicast/broadcast operations in multi-queue storage devices
JP2724322B2 (ja) 汎用非同期受信機−送信機
US6314489B1 (en) Methods and systems for storing cell data using a bank of cell buffers
US6990095B2 (en) Self-routing data switching system
US20040066791A1 (en) Asynchronous expansible switching system for switching packet with different length
JPH1131066A (ja) バッファ制御システム
EP0870414B1 (en) Fifo storage and shared buffer switching device for connection networks in atm architectural and applications

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080109

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 12