JPS63232461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63232461A JPS63232461A JP6606487A JP6606487A JPS63232461A JP S63232461 A JPS63232461 A JP S63232461A JP 6606487 A JP6606487 A JP 6606487A JP 6606487 A JP6606487 A JP 6606487A JP S63232461 A JPS63232461 A JP S63232461A
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
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- 150000002500 ions Chemical class 0.000 claims abstract description 16
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、素子間分離をする第１のＵ溝間に第２のＵ溝
部を選択的に形成して該Ｕ溝部内に絶縁材を充填して形
成すること、第２のＵ溝部上に多結晶半導体膜を形成し
て、不純物イオンを注入してベース引き出し電極を形成
することを特徴とするバイポーラトランジスタの製造方
法である。
部を選択的に形成して該Ｕ溝部内に絶縁材を充填して形
成すること、第２のＵ溝部上に多結晶半導体膜を形成し
て、不純物イオンを注入してベース引き出し電極を形成
することを特徴とするバイポーラトランジスタの製造方
法である。
これにより、ベース電極はＵ￥Ｒ部（厚い絶縁膜）上に
形成されるので、ベースとコレクタ間の寄生容量を小さ
くできること、エミッタとベースとを極めて近傍に自己
整合的に形成できること、これによりベース抵抗を極め
て小さくできることが可能である。したがって、トラン
ジスタ動作の高速化を図れるとともに、極めて小さいデ
バイスを形成することが可能である。
形成されるので、ベースとコレクタ間の寄生容量を小さ
くできること、エミッタとベースとを極めて近傍に自己
整合的に形成できること、これによりベース抵抗を極め
て小さくできることが可能である。したがって、トラン
ジスタ動作の高速化を図れるとともに、極めて小さいデ
バイスを形成することが可能である。
本発明はｔ導体装置の製造方法に関するものであり、更
に詳しく言えばコレクタ参ベース間の寄生容量の減少を
可ｆＲとするバイポーラトランジスタの製造方法に関す
るものである。
に詳しく言えばコレクタ参ベース間の寄生容量の減少を
可ｆＲとするバイポーラトランジスタの製造方法に関す
るものである。
第２図は従来例に係る製造方法によって形成されたバイ
ポーラトランジスタを説明する断面図である０図におい
て、ｌはｐ型Ｓｉ基板、２は選択的に該ｐｆｉｓｉ基板
ｌの上部に形成されたｎ゛埋込層である。３はｎ型エピ
タキシャル層、４は素子間分離をするために開口された
Ｕ溝部の内壁に形成するＳ ｉＯｚ膜であり、５は該Ｕ
溝部内に充填されたＰＳＧ＠である。６は該エピタキシ
ャル層上の表面に形成されたＳ ｉＯｚ ＩＩ！である
。また、７はコレクタ補償拡散層、８はｐ型の不純物を
拡散して形成するＰ型拡散層（ベース）、９はｎ型の不
純物を拡散して形成されたｎ型拡散層（エミッタ）であ
る、なお、Ｅ、ＢおよびＣはエミッタ電極、ベース電極
およびコレクタ電極でアル。
ポーラトランジスタを説明する断面図である０図におい
て、ｌはｐ型Ｓｉ基板、２は選択的に該ｐｆｉｓｉ基板
ｌの上部に形成されたｎ゛埋込層である。３はｎ型エピ
タキシャル層、４は素子間分離をするために開口された
Ｕ溝部の内壁に形成するＳ ｉＯｚ膜であり、５は該Ｕ
溝部内に充填されたＰＳＧ＠である。６は該エピタキシ
ャル層上の表面に形成されたＳ ｉＯｚ ＩＩ！である
。また、７はコレクタ補償拡散層、８はｐ型の不純物を
拡散して形成するＰ型拡散層（ベース）、９はｎ型の不
純物を拡散して形成されたｎ型拡散層（エミッタ）であ
る、なお、Ｅ、ＢおよびＣはエミッタ電極、ベース電極
およびコレクタ電極でアル。
ところで従来例の製造方法によれば次のような問題があ
る。
る。
（１）ベース電極Ｂとエミッタ電極Ｅとの間隔が長いの
で、ベース領域の面積が大きくなる。このためベース−
コレクタ接合容量が増大し、トランンジスタの動作特性
上の高速性の低下を招く。
で、ベース領域の面積が大きくなる。このためベース−
コレクタ接合容量が増大し、トランンジスタの動作特性
上の高速性の低下を招く。
（２）ベース電極Ｂとエミッタ電極Ｅとの間隔が長いの
で、ベース抵抗が大きくなるという問題がある。
で、ベース抵抗が大きくなるという問題がある。
本発明はかかる従来例の問題に鑑みて創作されたもので
あり、寄生容量と寄生抵抗とを小さくし、かつデバイス
を小さく形成することを可能とするバイポーラトランジ
スタの製造方法の提供を目的とする。
あり、寄生容量と寄生抵抗とを小さくし、かつデバイス
を小さく形成することを可能とするバイポーラトランジ
スタの製造方法の提供を目的とする。
本発明の半導体装置の製造方法は、一導電型の半導体基
板表面に反対導電型のエピタキシャル層を形成する工程
と、前記エピタキシャル層および基板を掘削して素子分
離用の第１のＵ溝部を形成するとともに、該第１のＵ溝
の間に第１のＵｌｉｌｌよりの浅い第２のＵｙＩを形成
する工程と、前記第１．第２のＵ１４部内に第１の絶縁
膜を形成し。
板表面に反対導電型のエピタキシャル層を形成する工程
と、前記エピタキシャル層および基板を掘削して素子分
離用の第１のＵ溝部を形成するとともに、該第１のＵ溝
の間に第１のＵｌｉｌｌよりの浅い第２のＵｙＩを形成
する工程と、前記第１．第２のＵ１４部内に第１の絶縁
膜を形成し。
更に該Ｕ溝部内に絶縁材を充填した後、前記エピタキシ
ャル層の表面を研磨する工程と、前記基板上の全面に多
結晶半導体膜を形成し、該多結晶半導体膜の上部に第２
の絶縁膜を形成し、選択的に該絶縁膜を開口して第１の
開口部を設ける工程と、前記第１の開口部を介して多結
晶半導体膜に第１の不純物イオンを注入してベース引き
出し電極を形成する工程と、前記第１の開口部を介して
一導電塁の第２の不純物イオン奄前記ベース引き出し電
極に注入してベース拡散層を形成する工程と、前記第１
の開口部に第３の絶縁膜を形成し、選択的に該絶縁膜お
よび前記ベース拡散層を開口して半導体基板の表面を露
出する第２の開口部を形成する工程と、前記第２の開口
部の内壁に第４の絶縁膜を形成し、全面に多結晶半導体
膜を形成する工程と、前記第２の開口部の多結晶半導体
膜を介して反対導電型の第３の不純物イオンを拡散して
前記ベース拡散層内に反対導電型のエミッタ拡散層を形
成する工程とを有することを特徴とする。
ャル層の表面を研磨する工程と、前記基板上の全面に多
結晶半導体膜を形成し、該多結晶半導体膜の上部に第２
の絶縁膜を形成し、選択的に該絶縁膜を開口して第１の
開口部を設ける工程と、前記第１の開口部を介して多結
晶半導体膜に第１の不純物イオンを注入してベース引き
出し電極を形成する工程と、前記第１の開口部を介して
一導電塁の第２の不純物イオン奄前記ベース引き出し電
極に注入してベース拡散層を形成する工程と、前記第１
の開口部に第３の絶縁膜を形成し、選択的に該絶縁膜お
よび前記ベース拡散層を開口して半導体基板の表面を露
出する第２の開口部を形成する工程と、前記第２の開口
部の内壁に第４の絶縁膜を形成し、全面に多結晶半導体
膜を形成する工程と、前記第２の開口部の多結晶半導体
膜を介して反対導電型の第３の不純物イオンを拡散して
前記ベース拡散層内に反対導電型のエミッタ拡散層を形
成する工程とを有することを特徴とする。
本発明の製造方法によれば、多結晶半導体膜を利用して
ベース引出し電極を形成しているので、エミッタ拡ｒ＆
層とベース拡散層とを自己整合的に形成することができ
る。従ってベース抵抗を小さくすることができる。また
ベース引出し電極の下には第２のＵ溝（厚い絶縁ＩＩ）
を形成しているので、ベースとコレクタの間の寄生容量
を小さくすることができる。
ベース引出し電極を形成しているので、エミッタ拡ｒ＆
層とベース拡散層とを自己整合的に形成することができ
る。従ってベース抵抗を小さくすることができる。また
ベース引出し電極の下には第２のＵ溝（厚い絶縁ＩＩ）
を形成しているので、ベースとコレクタの間の寄生容量
を小さくすることができる。
更に本発明によればベース拡散層領域の側面を第１のＵ
溝または第２のＵ溝によって囲んでいるので、ベース・
コレクタ間容量を減らすことができる。
溝または第２のＵ溝によって囲んでいるので、ベース・
コレクタ間容量を減らすことができる。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の・実施例に係るバイポーラトランジ
スタの製造方法を説明する断面図である。
。第１図は本発明の・実施例に係るバイポーラトランジ
スタの製造方法を説明する断面図である。
（１）まず、ｐ型Ｓｉ基板上１１の不図示の酸化膜をパ
ターニングし開口して開口部を設け、ｎ型不純物を熱拡
散してｎ゛埋込暦１２を形成し、その上部の全面にｎ型
エピタキシャル層１３を形成し、不図示の酸化膜を形成
する０次に該酸化膜をパターニングすることにより開口
部を設けてコレクタ補償拡散層１４を形成し、該開口部
にＳ ｉ０２！１ｉ１５を形成する（同図（ａ））。
ターニングし開口して開口部を設け、ｎ型不純物を熱拡
散してｎ゛埋込暦１２を形成し、その上部の全面にｎ型
エピタキシャル層１３を形成し、不図示の酸化膜を形成
する０次に該酸化膜をパターニングすることにより開口
部を設けてコレクタ補償拡散層１４を形成し、該開口部
にＳ ｉ０２！１ｉ１５を形成する（同図（ａ））。
（２）次に該５ｉＯｚ！Ｉ １５をＩｌｌ、１．Ｅ技法
によって選択的に掘削して素子間分離をする第１のＵ溝
部１６および該第１のＵ溝部１６の間に第２のＵ溝部１
７を形成する（同図（ｂ））。
によって選択的に掘削して素子間分離をする第１のＵ溝
部１６および該第１のＵ溝部１６の間に第２のＵ溝部１
７を形成する（同図（ｂ））。
（３）次いで、第１のＵ溝部１６と第２のＵ溝部１７の
内壁に５ｉＯｚ膜１８をＣＶＤ技法によって形成し、該
第１および第２のＵ溝部内にＰＳＧ膜１８を充填した後
ｎ型エピタキシャル層１３の上面を研磨する（同図（ｃ
））。
内壁に５ｉＯｚ膜１８をＣＶＤ技法によって形成し、該
第１および第２のＵ溝部内にＰＳＧ膜１８を充填した後
ｎ型エピタキシャル層１３の上面を研磨する（同図（ｃ
））。
（０また研磨されたｎ型エピタキシャル層１３上の全面
にノンドープのポリＳｉ膜２０を形成し、その後、５ｉ
Ｏｚ！Ｉ２１を形成する０次いで、５ｉＯｚｌｉ２１を
開口し、開口部２２を設ける（同図（ｄ） ） 。
にノンドープのポリＳｉ膜２０を形成し、その後、５ｉ
Ｏｚ！Ｉ２１を形成する０次いで、５ｉＯｚｌｉ２１を
開口し、開口部２２を設ける（同図（ｄ） ） 。
（５）次に開口部２２を介してＢＦ２ イオン２３を１
、Ｉ技法によってポリ５ｉｌ１２０に注入し、ｐ・補償
拡散層（ベース引き出し電極）２４を形成する（同図（
ｅ））。
、Ｉ技法によってポリ５ｉｌ１２０に注入し、ｐ・補償
拡散層（ベース引き出し電極）２４を形成する（同図（
ｅ））。
（６）また開口部２２を介してＢ・イオン２５を１、Ｉ
技法によりｎ型エピタキシャル層に注入してｐ型拡散層
（ベース）２６を形成する。なお、ｐ・補償拡散層（ベ
ース引き出し電極）２４よりも深く形成する（同図（ｆ
））。
技法によりｎ型エピタキシャル層に注入してｐ型拡散層
（ベース）２６を形成する。なお、ｐ・補償拡散層（ベ
ース引き出し電極）２４よりも深く形成する（同図（ｆ
））。
（７）次いで開口部２２にＳ ｉＯｚ膜２７を形成した
後、該５ｉ０２ｆｉ ２７とｐ・補償拡散層（ベース引
き出し電極）２４を開口して、エミッタ形成のための開
口部２８とコレクタ接合形成のための開口部２９をＲ，
Ｉ−Ｅ技法によりより形成する（同図（ｇ））。
後、該５ｉ０２ｆｉ ２７とｐ・補償拡散層（ベース引
き出し電極）２４を開口して、エミッタ形成のための開
口部２８とコレクタ接合形成のための開口部２９をＲ，
Ｉ−Ｅ技法によりより形成する（同図（ｇ））。
（８）また前記開口部２８および２９の内壁に５ｉ０２
１ａ＆形成した後、全面にノンドープのポリＳｉ膜３１
を形成する（同図（ｈ））。
１ａ＆形成した後、全面にノンドープのポリＳｉ膜３１
を形成する（同図（ｈ））。
（９）次に前記開口部２８のノンドープのポリ５ｉｌ１
３１を介してＡｓ・イオンを１．Ｉ技法により注入し、
ｎ・拡散層（エミッタ）３３を形成する（同図（ｉ））
。
３１を介してＡｓ・イオンを１．Ｉ技法により注入し、
ｎ・拡散層（エミッタ）３３を形成する（同図（ｉ））
。
なお図のように、コレクタ開口部側にもＡｓ◆ イオン
を注入してもよい。
を注入してもよい。
（１０）次に、ベースコンタクト形成のために、５ｉ０
２Ｉ１５ｉ２７をパターニングすることにより開口し、
その後にＡ文膜からなるエミッタ電極、ベース電極およ
びコレクタ電極を形成する。
２Ｉ１５ｉ２７をパターニングすることにより開口し、
その後にＡ文膜からなるエミッタ電極、ベース電極およ
びコレクタ電極を形成する。
このように、本発明の実施例に係るバイポーラトランジ
スタの製造方法によれば、ポリ５１ｇ２０を利用してベ
ース引き出し電極２４を形成できるので、ｎ゛拡散層（
エミッタ）３３とｐ型拡散層（ベース）２６とを自己整
合的に形成することができる。これによりエミッタとベ
ースとを極めて近傍に形成できるので、ベース抵抗が小
さくできる。
スタの製造方法によれば、ポリ５１ｇ２０を利用してベ
ース引き出し電極２４を形成できるので、ｎ゛拡散層（
エミッタ）３３とｐ型拡散層（ベース）２６とを自己整
合的に形成することができる。これによりエミッタとベ
ースとを極めて近傍に形成できるので、ベース抵抗が小
さくできる。
またベース引き出し電極２４の下の第２のＵｙｊ部と第
１の溝部１６とによりベース領域を囲んでいるので、ベ
ース・コレクタ接合容量を小さくできる。
１の溝部１６とによりベース領域を囲んでいるので、ベ
ース・コレクタ接合容量を小さくできる。
以上説明したように、本発明によればバイポーラトラン
ジスタのベース・コレクタ間の寄生容量の低減、ベース
抵抗の低減およびデバイスの縮小が可能となる。
ジスタのベース・コレクタ間の寄生容量の低減、ベース
抵抗の低減およびデバイスの縮小が可能となる。
したがって、本発明によれば、高速で、微細なバイポー
ラトランジスタを製造することが可能となる。
ラトランジスタを製造することが可能となる。
第１図は本発明の実施例に係るバイポーラトランジスタ
の製造方法を説明する断面図、第２図は従来例に係る製
造方法によるバイポーラトランジスタを説明する断面図
である。 （符号の説明） １．１１・・・ｐ型Ｓｉ基板。 ２．１２・・・ｎ°埋込み層、 ３．１３・・・ｎｆｉエピタキシャル層、４．６，１５
，１８，２１．２７．３０・・・Ｓ ｉ０２膜、 ５．１９・・・ＰＳＧ膜、 ７．１４・・・ｎ・補償拡散層、 ８．２６・・・ｐ型拡散層（ベース）、９．３３・・・
ｎ・拡散層（エミッタ）、２４・・・ｐ・補償拡散層（
ベース引き出し電極）、 １６・・・第１のＵ溝部、 １７・・・第２のＵ溝部、 １０．２０．３１・・・ポリＳｉ膜、 ２２．２８．２９・・・開口部、 ２３・・・ＢＦ２ イオン、 ２５・・・Ｂ・イオン、 ３２・・・Ａｓ’ イオン、 Ｅ・・・エミッタｆｔｓ、 Ｂ・・・ベース電極。 Ｃ・・・コレクタ電極。 本うご１日／１亥オ吐イＩＲ）＋て脣５ｉ綬−ヨ肖因第
１図（その１） 、：Ｆ−ｅＴＭａ＝院休）１て体る名屯ヨ丹トζ第１図
（ぞめ２）
の製造方法を説明する断面図、第２図は従来例に係る製
造方法によるバイポーラトランジスタを説明する断面図
である。 （符号の説明） １．１１・・・ｐ型Ｓｉ基板。 ２．１２・・・ｎ°埋込み層、 ３．１３・・・ｎｆｉエピタキシャル層、４．６，１５
，１８，２１．２７．３０・・・Ｓ ｉ０２膜、 ５．１９・・・ＰＳＧ膜、 ７．１４・・・ｎ・補償拡散層、 ８．２６・・・ｐ型拡散層（ベース）、９．３３・・・
ｎ・拡散層（エミッタ）、２４・・・ｐ・補償拡散層（
ベース引き出し電極）、 １６・・・第１のＵ溝部、 １７・・・第２のＵ溝部、 １０．２０．３１・・・ポリＳｉ膜、 ２２．２８．２９・・・開口部、 ２３・・・ＢＦ２ イオン、 ２５・・・Ｂ・イオン、 ３２・・・Ａｓ’ イオン、 Ｅ・・・エミッタｆｔｓ、 Ｂ・・・ベース電極。 Ｃ・・・コレクタ電極。 本うご１日／１亥オ吐イＩＲ）＋て脣５ｉ綬−ヨ肖因第
１図（その１） 、：Ｆ−ｅＴＭａ＝院休）１て体る名屯ヨ丹トζ第１図
（ぞめ２）
Claims (2)
- （１）一導電型の半導体基板表面に反対導電型のエピタ
キシャル層を形成する工程と、 前記エピタキシャル層および基板を掘削して素子分離用
の第１のＵ溝部を形成するとともに、該第１のＵ溝の間
に第１のＵ溝よりの浅い第２のＵ溝を形成する工程と、 前記第１、第２のＵ溝部内に第１の絶縁膜を形成し、更
に該Ｕ溝部内に絶縁材を充填した後、前記エピタキシャ
ル層の表面を研磨する工程と、前記基板上の全面に多結
晶半導体膜を形成し、該多結晶半導体膜の上部に第２の
絶縁膜を形成し、選択的に該絶縁膜を開口して第１の開
口部を設ける工程と、 前記第１の開口部を介して多結晶半導体膜に第１の不純
物イオンを注入してベース引き出し電極を形成する工程
と、 前記第１の開口部を介して一導電型の第２の不純物イオ
ンを前記ベース引き出し電極に注入してベース拡散層を
形成する工程と、 前記第１の開口部に第３の絶縁膜を形成し、選択的に該
絶縁膜および前記ベース拡散層を開口して半導体基板の
表面を露出する第２の開口部を形成する工程と、 前記第２の開口部の内壁に第４の絶縁膜を形成し、全面
に多結晶半導体膜を形成する工程と、前記第２の開口部
の多結晶半導体膜を介して反対導電型の第３の不純物イ
オンを拡散して前記ベース拡散層内に反対導電型のエミ
ッタ拡散層を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - （２）前記一導電型の半導体基板がｐ型半導体であり、
反対導電型の不純物がｎ型不純物であり、前記絶縁材が
ＰＳＧ膜であり、前記第１、第２、第３および第４の絶
縁膜がＳｉＯ＿２膜であり、多結晶半導体膜がポリＳｉ
膜であり、前記第１の不純物イオンがＢＦ＿２であり、
第２の不純物イオンがＢ＾＋であり、第３の不純物イオ
ンがＡｓ＾＋であることを特徴とする特許請求の範囲第
１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6606487A JPH0824122B2 (ja) | 1987-03-20 | 1987-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6606487A JPH0824122B2 (ja) | 1987-03-20 | 1987-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63232461A true JPS63232461A (ja) | 1988-09-28 |
| JPH0824122B2 JPH0824122B2 (ja) | 1996-03-06 |
Family
ID=13305050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6606487A Expired - Fee Related JPH0824122B2 (ja) | 1987-03-20 | 1987-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824122B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187257A (ja) * | 1989-12-16 | 1991-08-15 | Takehide Shirato | 半導体装置 |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| US6127720A (en) * | 1997-05-19 | 2000-10-03 | Matsushita Electronics Corporation | Semiconductor device and method for manufacturing the same |
-
1987
- 1987-03-20 JP JP6606487A patent/JPH0824122B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187257A (ja) * | 1989-12-16 | 1991-08-15 | Takehide Shirato | 半導体装置 |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| US6127720A (en) * | 1997-05-19 | 2000-10-03 | Matsushita Electronics Corporation | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0824122B2 (ja) | 1996-03-06 |
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