JPS6322738Y2 - - Google Patents
Info
- Publication number
- JPS6322738Y2 JPS6322738Y2 JP7336682U JP7336682U JPS6322738Y2 JP S6322738 Y2 JPS6322738 Y2 JP S6322738Y2 JP 7336682 U JP7336682 U JP 7336682U JP 7336682 U JP7336682 U JP 7336682U JP S6322738 Y2 JPS6322738 Y2 JP S6322738Y2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- controlled oscillator
- voltage controlled
- pll
- loop filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本考案はFM復調回路に係り、特に復調器の中
心周波数の安定及び選局系のPLLの安定とを簡
単な回路により可能としたものに関する。
心周波数の安定及び選局系のPLLの安定とを簡
単な回路により可能としたものに関する。
例えば、PLLを用いてFM変調波を復調する場
合、第１図に示す回路が使用されている。
合、第１図に示す回路が使用されている。
第１図において、１は信号入力端子、２は周波
数変換器（ミキサ）、３はバンドパス・フイルタ、
４はFM復調器、５はデエンフアシス、６は増幅
器、７は出力端子、８は電圧制御発振器、９はル
ープ・フイルタ、１０はフエイズ・デテクタ、１
１はデバイダ、１２は基準発振器、１３はプログ
ラマブル・デバイダである。
数変換器（ミキサ）、３はバンドパス・フイルタ、
４はFM復調器、５はデエンフアシス、６は増幅
器、７は出力端子、８は電圧制御発振器、９はル
ープ・フイルタ、１０はフエイズ・デテクタ、１
１はデバイダ、１２は基準発振器、１３はプログ
ラマブル・デバイダである。
いま信号入力端子１にFM変調された入力周波
数inの入力信号が入力されたとき、この入力周
波数inに対してその差が例えば10.7MHz（便宜
上一般のFM用セラミツク・フイルターの周波
数）になるように電圧制御発振器８の発振周波数
を設定する。このため電圧制御発振器８の出力を
デバイダ１１′で分周し、この分周された信号を
プログラマブル・デバイダ１３によりさらに分周
し、この分周された信号と、基準発振器１２の出
力をデバイダ１１で分周した信号とをフエーズ・
デテクタ１０により位相比較して、その出力をル
ープ・フイルタ９で直流に変換して電圧制御発振
器８に印加し電圧制御発振器８の発振周波数を制
御する。このとき、プログラマブル・デバイダ１
３に与える選局するための分周コード１４は、周
波数変換器２の出力が任意の入力周波数inに対
して常に10.7MHzとなるように選局しようとする
入力周波数inに応じてあらかじめ決められてい
る。なお、この分周コードは例えば押ボタンキー
（図示せず）によつてプログラマブル・デバイダ
１３に与えられる。このように構成された通常の
PLL（Phase−Locked Loop）選局システムによ
り周波数変換器２により変換されて10.7MHzに固
定された信号はバンドパス・フイルタ３を経由し
てFM復調器４で復調され、デエンフアシス５で
周波数特性の低周波部分がアツプされてほぼ平坦
な周波数特性に補正されたあとで増幅器６を経由
して復調信号が出力端子７に出力されることにな
る。前記FM復調器４は、例えばモノフオニツク
信号の場合はレシオ検波器の如きもので構成され
ている。そして電圧制御発振器８としては、例え
ばエミツタ結合マルチバイブレータ型のような、
RCマルチバイブレータが使用される。
数inの入力信号が入力されたとき、この入力周
波数inに対してその差が例えば10.7MHz（便宜
上一般のFM用セラミツク・フイルターの周波
数）になるように電圧制御発振器８の発振周波数
を設定する。このため電圧制御発振器８の出力を
デバイダ１１′で分周し、この分周された信号を
プログラマブル・デバイダ１３によりさらに分周
し、この分周された信号と、基準発振器１２の出
力をデバイダ１１で分周した信号とをフエーズ・
デテクタ１０により位相比較して、その出力をル
ープ・フイルタ９で直流に変換して電圧制御発振
器８に印加し電圧制御発振器８の発振周波数を制
御する。このとき、プログラマブル・デバイダ１
３に与える選局するための分周コード１４は、周
波数変換器２の出力が任意の入力周波数inに対
して常に10.7MHzとなるように選局しようとする
入力周波数inに応じてあらかじめ決められてい
る。なお、この分周コードは例えば押ボタンキー
（図示せず）によつてプログラマブル・デバイダ
１３に与えられる。このように構成された通常の
PLL（Phase−Locked Loop）選局システムによ
り周波数変換器２により変換されて10.7MHzに固
定された信号はバンドパス・フイルタ３を経由し
てFM復調器４で復調され、デエンフアシス５で
周波数特性の低周波部分がアツプされてほぼ平坦
な周波数特性に補正されたあとで増幅器６を経由
して復調信号が出力端子７に出力されることにな
る。前記FM復調器４は、例えばモノフオニツク
信号の場合はレシオ検波器の如きもので構成され
ている。そして電圧制御発振器８としては、例え
ばエミツタ結合マルチバイブレータ型のような、
RCマルチバイブレータが使用される。
しかしながらこの第１図の如きFM復調回路で
は次の〜の如き問題点が存在する。すなわち
少なくとも周波数変換器２、バンドパス・フイ
ルタ３、FM復調器４及び電圧制御発振器８の４
つのブロツクがそれぞれバラバラに必要であり、
したがつて大型化ならざるを得なかつた。入力
周波数inと電圧制御発振器８の周波数が異なる
ために、その電圧制御発振器８の周波数の選択の
仕方次第ではビート妨害を生ずる。選局系
PLLは安定としてもFM復調器４の中心周波数の
安定度は別個に深く定める必要がある。
は次の〜の如き問題点が存在する。すなわち
少なくとも周波数変換器２、バンドパス・フイ
ルタ３、FM復調器４及び電圧制御発振器８の４
つのブロツクがそれぞれバラバラに必要であり、
したがつて大型化ならざるを得なかつた。入力
周波数inと電圧制御発振器８の周波数が異なる
ために、その電圧制御発振器８の周波数の選択の
仕方次第ではビート妨害を生ずる。選局系
PLLは安定としてもFM復調器４の中心周波数の
安定度は別個に深く定める必要がある。
したがつて本考案の目的はこのような問題点を
改善するために、FM復調器にPLLを使用すると
ともにその電圧制御発振器を選局系PLLにも使
用するようにしたFM復調回路を提供することで
ある。
改善するために、FM復調器にPLLを使用すると
ともにその電圧制御発振器を選局系PLLにも使
用するようにしたFM復調回路を提供することで
ある。
そしてこのような目的を遂行するため本考案の
FM復調回路では、第１の位相比較器と第１のル
ープ・フイルタと電圧制御発振器を備えるFM復
調グループと、前記電圧制御発振器と少くとも第
２のループ・フイルタと第２の位相比較器とプロ
グラマブル・デバイダと基準発振器を備える
PLL選局ループを有することを特徴とする。
FM復調回路では、第１の位相比較器と第１のル
ープ・フイルタと電圧制御発振器を備えるFM復
調グループと、前記電圧制御発振器と少くとも第
２のループ・フイルタと第２の位相比較器とプロ
グラマブル・デバイダと基準発振器を備える
PLL選局ループを有することを特徴とする。
本考案の一実施例を第２図ないし第４図にもと
づき説明する。
づき説明する。
第２図は本考案の概略構成図、第３図はその
PLL復調器の構成図、第４図は第２図の詳細構
成ブロツク図である。
PLL復調器の構成図、第４図は第２図の詳細構
成ブロツク図である。
図中、第１図と同符号部は同一部分を示す。１
５はPLL復調器であつて入力されたFM信号を復
調すると共に選局するものであり、第３図に詳記
するように、位相比較器２０、ループ・フイルタ
２１及び電圧制御発振器２２等により構成され、
１ケのICで構成されている。そして電圧制御発
振器２２はマルチバイブレータ型の発振器により
構成され、このICの容量端子には印加電圧によ
り静電容量が変化するバラクタ・ダイオード１６
が接続されている。
５はPLL復調器であつて入力されたFM信号を復
調すると共に選局するものであり、第３図に詳記
するように、位相比較器２０、ループ・フイルタ
２１及び電圧制御発振器２２等により構成され、
１ケのICで構成されている。そして電圧制御発
振器２２はマルチバイブレータ型の発振器により
構成され、このICの容量端子には印加電圧によ
り静電容量が変化するバラクタ・ダイオード１６
が接続されている。
１７はフエイズ・デテクタであつて第１図にお
けるフエイズ・デテクタ１０に対応し、１８はル
ープ・フイルタであつて第１図におけるループ・
フイルタ９に対応する。
けるフエイズ・デテクタ１０に対応し、１８はル
ープ・フイルタであつて第１図におけるループ・
フイルタ９に対応する。
１９はプログラマブル・デバイダであつて
PLL復調器１５内の電圧制御発振器２２の出力
をその分周コード２３に応じて分周してフエイ
ズ・デテクタ１７に印加して基準発振器１２の出
力をデバイダ１１で分周した信号との位相比較を
行い、そのフエイズ・デテクタ１７の出力をルー
プ・フイルタ１８により直流化してPLL復調器
１５を構成する電圧制御発振器２２の容量端子に
設けられたバラクタ・ダイオード１６に印加し、
周波数選局を行わせると共にFM復調を行なわせ
るものである。
PLL復調器１５内の電圧制御発振器２２の出力
をその分周コード２３に応じて分周してフエイ
ズ・デテクタ１７に印加して基準発振器１２の出
力をデバイダ１１で分周した信号との位相比較を
行い、そのフエイズ・デテクタ１７の出力をルー
プ・フイルタ１８により直流化してPLL復調器
１５を構成する電圧制御発振器２２の容量端子に
設けられたバラクタ・ダイオード１６に印加し、
周波数選局を行わせると共にFM復調を行なわせ
るものである。
すなわち、本考案は単一の電圧制御発振器２２
を介して、周波数変換をすることなしに、PLL
選局とFM復調とを同時に行なわせるものであ
り、以下第４図を用いて詳細に説明する。
を介して、周波数変換をすることなしに、PLL
選局とFM復調とを同時に行なわせるものであ
り、以下第４図を用いて詳細に説明する。
第４図において、破線で示したブロツクは
PLL選局系、太い実線で示したブロツクはFM復
調系である。いま、例えば選局しようとする入力
周波数inがFM変調されているとすれば、入力
周波数inは、その中心周波数0に対して音声信
号等の変調波の振幅に応じた△0だけ瞬時周波数
が変化している。そして、前記PLL選局系は、
中心周波数0に対して、動作されるものである。
また入力周波数inが中心周波数0に固定されて
変動しない（すなわち無変調おとき）とするなら
ば、ループ・フイルタ２１から電圧制御発振器２
２に印加される直流電圧と、ループ・フイルタ１
８から電圧制御発振器２２に印加される直流電圧
とは、共に変動することはなく、一定である。な
おまた、入力周波数inが中心周波数0を中心に
±△0の範囲で変動（なわわちFM変調されてい
る）するならば、前記とは異なつて電圧制御発振
器２２に印加されるそれぞれの直流電圧は△0の
値に応じて変化しようとする。しかし、このとき
ループ・フイルタ２１とループ・フイルタ１８と
がそれぞれ具備する時定数を異なつた値とし、ル
ープ・フイルタ１８の時定数を△0の変化の速度
（変調波の周波数）に対して追従できないような
値に設定するならば、入力周波数0±△0なる周
波数変化に対しては、ループ・フイルタ２１から
電圧制御発振器２２に印加される直流電圧のみが
変化し、この電圧をとり出せば、FM復調された
ものとなる。なおこのときの電圧制御発振器２２
の発振周波数は入力周波数0±△0と全く同一の
周波数となる。
PLL選局系、太い実線で示したブロツクはFM復
調系である。いま、例えば選局しようとする入力
周波数inがFM変調されているとすれば、入力
周波数inは、その中心周波数0に対して音声信
号等の変調波の振幅に応じた△0だけ瞬時周波数
が変化している。そして、前記PLL選局系は、
中心周波数0に対して、動作されるものである。
また入力周波数inが中心周波数0に固定されて
変動しない（すなわち無変調おとき）とするなら
ば、ループ・フイルタ２１から電圧制御発振器２
２に印加される直流電圧と、ループ・フイルタ１
８から電圧制御発振器２２に印加される直流電圧
とは、共に変動することはなく、一定である。な
おまた、入力周波数inが中心周波数0を中心に
±△0の範囲で変動（なわわちFM変調されてい
る）するならば、前記とは異なつて電圧制御発振
器２２に印加されるそれぞれの直流電圧は△0の
値に応じて変化しようとする。しかし、このとき
ループ・フイルタ２１とループ・フイルタ１８と
がそれぞれ具備する時定数を異なつた値とし、ル
ープ・フイルタ１８の時定数を△0の変化の速度
（変調波の周波数）に対して追従できないような
値に設定するならば、入力周波数0±△0なる周
波数変化に対しては、ループ・フイルタ２１から
電圧制御発振器２２に印加される直流電圧のみが
変化し、この電圧をとり出せば、FM復調された
ものとなる。なおこのときの電圧制御発振器２２
の発振周波数は入力周波数0±△0と全く同一の
周波数となる。
したがつて選局を行う場合、PLL復調器１５
における電圧制御発振器２２の出力をプログラマ
ブル・デバイダ１９の入力に加え、その選局に応
じた分周コードを印加することにより適当な分周
を行ない、フエイズ・デテクタ１７で基準発振器
１２の出力をデバイダ１１で分周した信号とを位
相比較し、比較された誤差信号をループ・フイル
タ１８で直流に変換し、PLL復調器１５の容量
端子に設けられたバラクタ・ダイオード１６に加
えることによつて所期の選局しようとする入力周
波数と同じ周波数を電圧制御発振器２２より発振
させ、かくしてPLL復調器１５から選局された
周波数のFMの復調出力を得ることができる。
における電圧制御発振器２２の出力をプログラマ
ブル・デバイダ１９の入力に加え、その選局に応
じた分周コードを印加することにより適当な分周
を行ない、フエイズ・デテクタ１７で基準発振器
１２の出力をデバイダ１１で分周した信号とを位
相比較し、比較された誤差信号をループ・フイル
タ１８で直流に変換し、PLL復調器１５の容量
端子に設けられたバラクタ・ダイオード１６に加
えることによつて所期の選局しようとする入力周
波数と同じ周波数を電圧制御発振器２２より発振
させ、かくしてPLL復調器１５から選局された
周波数のFMの復調出力を得ることができる。
したがつて本考案によれば、マルチバイブレー
タ電圧制御発振器型のPLL復調器１５のICを使
用することによりその内部に兼ね備えた電圧制御
発振器２２の出力を選局用の電圧制御発振器に兼
用できるので、従来のように周波数変換器、バン
ドパス・フイルタ、FM復調器及び電圧制御発振
器という少くとも４ブロツクがバラバラに必要だ
つたことに比較して、回路構成を簡単にすること
ができる。
タ電圧制御発振器型のPLL復調器１５のICを使
用することによりその内部に兼ね備えた電圧制御
発振器２２の出力を選局用の電圧制御発振器に兼
用できるので、従来のように周波数変換器、バン
ドパス・フイルタ、FM復調器及び電圧制御発振
器という少くとも４ブロツクがバラバラに必要だ
つたことに比較して、回路構成を簡単にすること
ができる。
そして復調用の電圧制御発振器と選局用の電圧
制御発振器が同一であるためにそのいかなる高周
波妨害を生せず、クリアーな復調が可能である。
制御発振器が同一であるためにそのいかなる高周
波妨害を生せず、クリアーな復調が可能である。
またこの系の安定性はほぼ基準発振器の安定度
で決まるので、一般に不安定といわれる従来の
FM復調器４の中心周波数は常に選局系PLLシス
テムにより安定性が保たれることになる。
で決まるので、一般に不安定といわれる従来の
FM復調器４の中心周波数は常に選局系PLLシス
テムにより安定性が保たれることになる。
さらに選局系のPLLは入力周波数inを中間周
波数に変換する必要がないために周波数が低く構
成できるので、プリスケラーや第１図に示すよう
なデバイダ１１′が不要となる。
波数に変換する必要がないために周波数が低く構
成できるので、プリスケラーや第１図に示すよう
なデバイダ１１′が不要となる。
したがつてTV信号のオーデイオ・サブキヤリ
ア群等のFM変調波を復調する場合に使用して、
非常に動作の安定した、構成の簡単なFM復調回
路を提供することができる。
ア群等のFM変調波を復調する場合に使用して、
非常に動作の安定した、構成の簡単なFM復調回
路を提供することができる。
第１図は従来のFM復調回路、第２図は本考案
の概略構成図、第３図はそのPLL復調器の構成
図、第４図は第２図の詳細構成ブロツク図であ
る。 １……信号入力端子、２……周波数変換器、３
……バンドパス・フイルタ、４……FM復調器、
５……デエンフアシス、６……増幅器、７……出
力端子、８……電圧制御発振器、９……ループ・
フイルタ、１０……フエイズ・デテクタ、１１，
１１′……デバイダ、１２……基準発振器、１３
……プログラマブル・デバイダ、１４……分周コ
ード、１５……PLL復調器、１６……バラク
タ・ダイオード、１７……フエイズ・デテクタ、
１８……ループ・フイルタ、１９……プログラマ
ブル・デバイダ、２０……位相比較器、２１……
ループ・フイルタ、２２……電圧制御発振器。
の概略構成図、第３図はそのPLL復調器の構成
図、第４図は第２図の詳細構成ブロツク図であ
る。 １……信号入力端子、２……周波数変換器、３
……バンドパス・フイルタ、４……FM復調器、
５……デエンフアシス、６……増幅器、７……出
力端子、８……電圧制御発振器、９……ループ・
フイルタ、１０……フエイズ・デテクタ、１１，
１１′……デバイダ、１２……基準発振器、１３
……プログラマブル・デバイダ、１４……分周コ
ード、１５……PLL復調器、１６……バラク
タ・ダイオード、１７……フエイズ・デテクタ、
１８……ループ・フイルタ、１９……プログラマ
ブル・デバイダ、２０……位相比較器、２１……
ループ・フイルタ、２２……電圧制御発振器。
Claims (1)
- 第１の位相比較器と第１のループ・フイルタと
電圧制御発振器を備えるFM復調グループと、前
記電圧制御発振器と少くとも第２のループ・フイ
ルタと第２の位相比較器とプログラマブル・デバ
イダと基準発振器を備えるPLL選局ループを有
することを特徴とするFM復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336682U JPS58176414U (ja) | 1982-05-19 | 1982-05-19 | Ｆｍ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336682U JPS58176414U (ja) | 1982-05-19 | 1982-05-19 | Ｆｍ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176414U JPS58176414U (ja) | 1983-11-25 |
| JPS6322738Y2 true JPS6322738Y2 (ja) | 1988-06-22 |
Family
ID=30082875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336682U Granted JPS58176414U (ja) | 1982-05-19 | 1982-05-19 | Ｆｍ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176414U (ja) |
-
1982
- 1982-05-19 JP JP7336682U patent/JPS58176414U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58176414U (ja) | 1983-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4575761A (en) | AFT arrangement for a double conversion tuner | |
| CA1207433A (en) | Circuit for providing accurately spaced video and sound carriers | |
| JPS6322738Y2 (ja) | ||
| JPS588617B2 (ja) | ジユシンキ | |
| US3798550A (en) | Fm receiver | |
| JPH0115216Y2 (ja) | ||
| JPH0614713B2 (ja) | Ａｆｃ回路 | |
| JPH0611670Y2 (ja) | チャンネル選局装置 | |
| JPS6035302Y2 (ja) | 自動同調回路 | |
| JPS5838665Y2 (ja) | 受信機 | |
| JP2811841B2 (ja) | Ｐｌｌを用いた変調器 | |
| JPH0311960Y2 (ja) | ||
| JPS62159029U (ja) | ||
| JPH0314812Y2 (ja) | ||
| JPH0795655B2 (ja) | 周波数変換器 | |
| JPS61135227A (ja) | フエイズロツクドル−プ発振器 | |
| JPS6136427B2 (ja) | ||
| JPS6133733Y2 (ja) | ||
| JPS6363136B2 (ja) | ||
| JPS5881341A (ja) | 受信機 | |
| JPS63228818A (ja) | 自動周波数制御回路 | |
| JPH0153530B2 (ja) | ||
| JPS6336688B2 (ja) | ||
| JPH03284016A (ja) | 衛星放送受信機のａｆｃ回路 | |
| JPS6093339U (ja) | チユ−ナ |