JPS63226056A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS63226056A
JPS63226056A JP62059515A JP5951587A JPS63226056A JP S63226056 A JPS63226056 A JP S63226056A JP 62059515 A JP62059515 A JP 62059515A JP 5951587 A JP5951587 A JP 5951587A JP S63226056 A JPS63226056 A JP S63226056A
Authority
JP
Japan
Prior art keywords
oxide film
channel region
mask
region
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62059515A
Other languages
English (en)
Inventor
Junichi Moriya
純一 守谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP62059515A priority Critical patent/JPS63226056A/ja
Publication of JPS63226056A publication Critical patent/JPS63226056A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にＣＭＯＳ
トランジスタのソース・ドレインの形成に関するもので
ある。
〔従来の技術〕
第３図および第４図は、従来のＣＭＯ３）ランジスタの
ソース・ドレイン形成方法を示すものであって、半導体
基板１にはＰチャンネル領域形成用のＮ型半導体領域２
と、Ｎチャンネル領域形成用のＰ型半導体領域３が形成
されている。そして、このＮ型半導体領域２とＰ型半導
体領域３の接合部分には、フィールド酸化膜４が形成さ
れて両者を分離している。また、このＮ型半導体領域２
とＰ型半導体領域３の表面露出部分は、ゲート酸化膜５
によって覆われた後、その表面中央部分にゲート電極６
が形成されている。
このように構成された半導体装置は、例えば第３図に示
すように、Ｐチャンネル領域をレジスト膜７ａによって
覆い、このレジスト膜７ａをマスクとしてＮチャンネル
領域上に露出しているゲート酸化膜５を除去する。従っ
て、係るＮチャンネル領域の酸化膜除去工程が完了した
状態においては、Ｎチャンネル領域におけるゲート電極
６の真下部分のみにゲート酸化膜５が残されることにな
る。
次に、Ｐチャンネル領域上のレジストＩ！７ａはそのま
ま残した状態で、Ａｓ等のＮ型不純物をイオン注入する
と、レジスト膜７ａがＮ型不純物イオンに対してマスク
として作用することから、Ｎチャンネル領域におけるＰ
型半導体領域３の露出部分のみにＮ型不純物イオンが注
入されて、ソース・ドレインとして作用するＮ゛活性領
域８が形成される。次に、レジスト膜７ａを除去した後
、第４図に示すように、Ｎチャンネル領域をレジスト膜
７ｂによって覆い、このレジスト膜７ｂをマスクとして
Ｐチャンネル領域上に露出しているゲート酸化膜５を除
去する。従って、係るＰチャンネル領域の酸化膜除去工
程が完了した状態においては、Ｐチャンネル領域におけ
るゲート電極６の真下部分のみにゲート酸化膜５が残さ
れることになる。
次に、Ｎチャンネル領域上のレジスト膜７ｂはそのまま
残した状態で、Ｂ等のＰ型不純物をイオン注入すると、
レジスト膜７ｂがＰ型不純物イオンに対してマスクとし
て作用することから、Ｐチャンネル領域におけるＮ型半
導体領域３の露出部分のみにＰ型不純物イオンが注入さ
れて、ソース・ドレインとして作用するＰ３活性領域が
形成される。
〔発明が解決しようとする問題点〕
従来の０ＭＯ３）ランジスタは、上述した方法によって
ソース・ドレイン領域を形成しているために、最もイオ
ン注入量の多い（ビーム電流が多い）ソース・ドレイン
領域の製造工程において、レジスト膜をマスクとして使
用しているために、このレジスト膜が不純物イオンの注
入時に帯電してしまう。この結果、該レジスト膜の下に
位置するゲート酸化膜が損傷して信頼性が低下してしま
う。また、Ｎチャンネル領域とＰチャンネル領域を形成
する際に、それぞれレジスト膜をマスクとしているため
に、写真製版工程が２回必要になって、工程数が増加す
る等の種々問題点を有している。
この発明は上記のような問題点を解消するためになされ
たもので、ＣＭＯＳトランジスタを高信頬性、高歩留り
で製造することが出来るとともに、写真製版工程を削減
することが出来る半導体装置の製造方法を得ることを目
的とする。
Ｃ問題点を解決するための手段〕 この発明に係る半導体装置の製造方法は、ＣＭＯＳトラ
ンジスタを製造する際に、ソース・ドレーンの製造工程
におけるイオンの注入を、酸化膜をマスクとして行うも
のである。
〔作用〕
この発明における半導体装置の製造方法は、０ＭＯ３）
ランジスタのソース・ドレーンの製造時に、酸化膜をマ
スクとしてイオンの注入を行うことから、チャージアッ
プによるゲート酸化膜の損傷および信頼性の低下が防止
されることになる。
また、酸化膜をマスクとしてイオンの注入を行うことか
ら、従来のレジスト膜をマスクとして使用する場合に比
較して、写真製版工程が大幅に減少することになる。
〔発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
図および第２図において、第３図および第４図と同一部
分は同記号を用いて説明する。第１図において、半導体
基板１にはＰチャンネル領域形成用のＮ型半導体領域２
と、Ｎチャンネル領域形成用のＰ型半導体領域３が形成
されている。
そして、このＮ型半導体領域２とＰ型半導体領域３の接
合部分には、フィールド酸化膜４が形成されて両者を分
離している。また、このＮ型半導体領域２とＰ型半導体
領域３の表面露出部分は、ゲート酸化）Ｉ！５によって
覆われた後、その表面中央部分にゲート電極６が形成さ
れている。
このように構成された半導体装置は、第１図に示すよう
に、ゲート電極６をマスクとしてＮチャンネル領域上に
露出しているゲート酸化膜５を除去する。従って、係る
Ｎチャンネル領域の酸化膜除去工程が完了した状態にお
いては、Ｎチャンネル領域におけるゲート電極６の真下
部分のみにゲート酸化膜５が残されることになる。次に
、Ｐチャンネル領域上のゲート酸化膜５をマスクとして
、Ａ５等のＮ型不純物をイオン注入すると、ゲート酸化
膜５がＮ型不純物イオンに対してマスクとして作用する
ことから、Ｎチャンネル領域におけるＰ型半導体領域３
の露出部分のみにＮ型不純物イオンが注入されて、ソー
ス・ドレインとして作用するＮ゛活性領域８が形成され
ることになる。
なお、ゲート酸化膜の厚みによっては、若干（１００〜
３００人）積み増す必要が生ずる場合もある。
次に、Ｐチャンネル領域を形成するに際しては、イオン
注入工程の前に酸化処理を行って、Ｎ゛活性領域８の表
面に酸化膜９を形成する。ここで、酸化処理を行うと、
Ｎチャンネル領域にはすでに不純物層としてのＮ゛活性
層８が形成されていることから、酸化レートが他の領域
に比較して大きくなる。従って、Ｎチャンネル領域に形
成される酸化膜９は、Ｐチャンネル領域の酸化膜よりも
十分に厚くすることが出来る。次に、Ｂ等のＰ型不純物
をイオン注入すると、Ｎチャンネル領域の酸化膜９に対
してＰチャンネル領域のゲート酸化膜５の膜厚が十分に
薄いことから、Ｐチャンネル領域のみにＰ型不純物がイ
オン注入されて、該部分にソース・ドレインとして作用
するＰ゛活性領域・ドレイン領域の形成時におけるイオ
ンの注入に際して、レジスト膜をマスクとして使用せず
に酸化膜をマスクとして使用するものであることから、
チャージアップによるゲート酸化膜の損傷および信頼性
の低下が防止されると共に、マスクの使用回数が一回減
らせることから、製造が容易となって安価な半導体装置
が得られる効果がある。
【図面の簡単な説明】
第１図および第２図はこの発明による半導体装置の製造
方法を説明するための要部断面図、第３図および第４図
は従来の半導体装置の製造方法を説明するための要部断
面図である。 １は半導体基板、２はＮ型半導体領域、３はＰ型半導体
領域、４はフィールド酸化膜、５はゲート酸化膜、６は
ゲート電極、７ａ、７ｂはレジスト膜、８はＮ゛活性領
域、９は酸化膜。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　大　岩　増　雄　（外２名）第１図 ５・・・ゲート酸化膜 ６・・・ゲート電極 ８・・・Ｎ゛活性領域 第２図 ９・・酸化膜

Claims (2)

    【特許請求の範囲】
  1. （１）ＣＭＯＳトランジスタの製造において、ソース・
    ドレインの形成工程時に酸化膜をマスクとして目的とす
    る不純物イオンをソース・ドレイン領域に注入すること
    を特徴とする半導体装置の製造方法。
  2. （２）ソース・ドレインの形成工程時にマスクとして用
    いる酸化膜は、その膜厚を選定することにより、ソース
    ・ドレインの形成工程における写真製版工程を１回減ら
    すことを特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。
JP62059515A 1987-03-13 1987-03-13 半導体装置の製造方法 Pending JPS63226056A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62059515A JPS63226056A (ja) 1987-03-13 1987-03-13 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62059515A JPS63226056A (ja) 1987-03-13 1987-03-13 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS63226056A true JPS63226056A (ja) 1988-09-20

Family

ID=13115473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62059515A Pending JPS63226056A (ja) 1987-03-13 1987-03-13 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS63226056A (ja)

Similar Documents

Publication Publication Date Title
US5610088A (en) Method of fabricating field effect transistors having lightly doped drain regions
JPH02264464A (ja) 半導体装置およびその製造方法
JPS63226056A (ja) 半導体装置の製造方法
JPH06268057A (ja) 半導体装置の製造方法
JPH0341763A (ja) 相補型ｍｏｓ半導体装置の製造方法
JPS63181378A (ja) 半導体装置の製造方法
JP3064445B2 (ja) 相補型半導体装置の製造方法
JPH0328833B2 (ja)
JP2897253B2 (ja) Ｍｏｓ集積回路の製造方法
JPH0479336A (ja) 半導体装置の製造方法
JPH05275529A (ja) 半導体集積回路の製造方法
JPS60160168A (ja) Ｍｏｓ型半導体装置の製造方法
JPS6211277A (ja) 半導体集積回路の製造方法
JPS63281470A (ja) 半導体装置の製造方法
JPS634668A (ja) Ｍｏｓ型半導体装置
JPH03104116A (ja) 半導体装置の製造方法
JPH03257846A (ja) 半導体装置の製造方法
JPH03181136A (ja) 半導体装置の製造方法
JPH02119265A (ja) 化合物半導体装置
JPH0445543A (ja) 半導体装置の製造方法
JPS59124767A (ja) 半導体・集積回路装置の製造方法
JPS59104175A (ja) 半導体装置の製造方法
JPS6410103B2 (ja)
JP2000114393A (ja) 半導体装置の製造方法
JPH0669244A (ja) 接合型電界効果トランジスタの製造方法