JPS63223847A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPS63223847A JPS63223847A JP62057102A JP5710287A JPS63223847A JP S63223847 A JPS63223847 A JP S63223847A JP 62057102 A JP62057102 A JP 62057102A JP 5710287 A JP5710287 A JP 5710287A JP S63223847 A JPS63223847 A JP S63223847A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 10
- 238000000926 separation method Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、仮想記憶方式のメモリ管理方式を採用したコ
ンピュータのアドレス変換装置に関する。
ンピュータのアドレス変換装置に関する。
従来の技術
従来のアドレス変換装置は、第４図に示すようにページ
テーブルをページディレクトリ、セグメントページテー
ブルの２段階で構成し、仮想ページ番号をページディレ
クトリオフセット、セグメントページテーブルオフセッ
トに分け、それぞれページディレクトリ、セグメントペ
ージテーブルのインデックスとして使用し、ページテー
ブルエントリを参照していた。従来例の構成を第３図に
示しその動作を説明する。入力された仮想アドレスは、
仮想ページ番号・ページ内オフセット分離手段１により
仮想ページ番号とページ内オフセットに分けられる。変
換バッファ２内に仮想ページ番号に対応する仮想ページ
番号・物理ページ番号対応データがあれば物理ページ番
号が出力され、対応するデータがない場合はミスヒツト
信号が出力されページテーブル読み込み動作が行なわれ
る。
テーブルをページディレクトリ、セグメントページテー
ブルの２段階で構成し、仮想ページ番号をページディレ
クトリオフセット、セグメントページテーブルオフセッ
トに分け、それぞれページディレクトリ、セグメントペ
ージテーブルのインデックスとして使用し、ページテー
ブルエントリを参照していた。従来例の構成を第３図に
示しその動作を説明する。入力された仮想アドレスは、
仮想ページ番号・ページ内オフセット分離手段１により
仮想ページ番号とページ内オフセットに分けられる。変
換バッファ２内に仮想ページ番号に対応する仮想ページ
番号・物理ページ番号対応データがあれば物理ページ番
号が出力され、対応するデータがない場合はミスヒツト
信号が出力されページテーブル読み込み動作が行なわれ
る。
ミスヒット信号が出力されるとページディレクトリオフ
セット・セグメントページテーブルオフセット分離手段
１１は、仮想ページ番号をページディレクトリオフセッ
トとセグメントページテーブルオフセットに分は出力す
る。加算器１３によりページテーブルベースアドレスレ
ジスタ１２の値とページディレクトリオフセットが加算
され、ページディレクトリエントリのアドレスが出力さ
れる。ページディレクトリエントリ読み込み手段１４に
よりセグメントページテーブルベースアドレスが読み込
まれ出力される。セグメントページテーブルベースアド
レスとセグメントページテーブルオフセットが加算器１
５により加算され、ページテーブルエントリアドレスが
求められ、ページテーブルエントリ読み込み手段９によ
りページテーブルエントリから物理ページ番号が読み込
まれ出力される。変換バッファ２またはページテーブル
エントリ読み込み手段９からの物理ページ番号とページ
内オフセットが加算器１０により加算され、物理アドレ
スが出力される。（例えばモトローラ社ＭＣ６８８５１
） 発明が解決しようとする問題点 このような従来のアドレス変換装置では、異なるプロセ
ス間、異なるプロセッサ間でデータを共有する場合、セ
グメントページテーブル単位でしか制御できず、１ペ一
ジ単位でページテーブルエントリの共有、非共有の制御
ができなかった。
セット・セグメントページテーブルオフセット分離手段
１１は、仮想ページ番号をページディレクトリオフセッ
トとセグメントページテーブルオフセットに分は出力す
る。加算器１３によりページテーブルベースアドレスレ
ジスタ１２の値とページディレクトリオフセットが加算
され、ページディレクトリエントリのアドレスが出力さ
れる。ページディレクトリエントリ読み込み手段１４に
よりセグメントページテーブルベースアドレスが読み込
まれ出力される。セグメントページテーブルベースアド
レスとセグメントページテーブルオフセットが加算器１
５により加算され、ページテーブルエントリアドレスが
求められ、ページテーブルエントリ読み込み手段９によ
りページテーブルエントリから物理ページ番号が読み込
まれ出力される。変換バッファ２またはページテーブル
エントリ読み込み手段９からの物理ページ番号とページ
内オフセットが加算器１０により加算され、物理アドレ
スが出力される。（例えばモトローラ社ＭＣ６８８５１
） 発明が解決しようとする問題点 このような従来のアドレス変換装置では、異なるプロセ
ス間、異なるプロセッサ間でデータを共有する場合、セ
グメントページテーブル単位でしか制御できず、１ペ一
ジ単位でページテーブルエントリの共有、非共有の制御
ができなかった。
問題点を解決するための手段
本発明は上記問題点を解決するため、変換バッファミス
ヒット時、メモリ中に分散して配置された１つの仮想空
間用ページテーブルの各部分ページテーブルの、先頭ア
ドレス、ページテーブルエントリ数、先頭仮想ページ番
号をそれぞれ対応したエントリに持つページテーブルベ
ースアドレステーブル、ページテーブルエントリカウン
トテーブル、仮想ページ番号テーブルと、仮想ページ番
号から仮想ページ番号テーブルの各エントリの値を引き
算し、各ページテーブルのページテーブルオフセットを
出力する引き算器アレイと、引き算器アレイの各引き算
器の出力が０以上でかつぺ一ジテーブルエンドリカウン
トテーブルの対応するページテーブルエントリ数より小
さいときヒツト信号およびページテーブルオフセットを
出力する比較器アレイと、ヒット信号により読み出され
たページテーブルベースアドレスおよびページテーブル
オフセットを加算しページテーブルエントリアドレスを
出力する加算器を有するアドレス変換装置である。
ヒット時、メモリ中に分散して配置された１つの仮想空
間用ページテーブルの各部分ページテーブルの、先頭ア
ドレス、ページテーブルエントリ数、先頭仮想ページ番
号をそれぞれ対応したエントリに持つページテーブルベ
ースアドレステーブル、ページテーブルエントリカウン
トテーブル、仮想ページ番号テーブルと、仮想ページ番
号から仮想ページ番号テーブルの各エントリの値を引き
算し、各ページテーブルのページテーブルオフセットを
出力する引き算器アレイと、引き算器アレイの各引き算
器の出力が０以上でかつぺ一ジテーブルエンドリカウン
トテーブルの対応するページテーブルエントリ数より小
さいときヒツト信号およびページテーブルオフセットを
出力する比較器アレイと、ヒット信号により読み出され
たページテーブルベースアドレスおよびページテーブル
オフセットを加算しページテーブルエントリアドレスを
出力する加算器を有するアドレス変換装置である。
作用
本発明は上記した構成により、異なるプロセス間、異な
るプロセッサ間で、１ペ一ジ単位でページテーブルエン
トリの共有、非共有の制御が可能となる。
るプロセッサ間で、１ペ一ジ単位でページテーブルエン
トリの共有、非共有の制御が可能となる。
実施例
以下本発明の一実施例について図面を用いて説明する。
第１図は本発明のアドレス変換装置の一実施例を、第２
図は本発明のアドレス変換装置使用時のアドレス変換の
手順を示す、以下に第１図の実施例の動作を説明する。
図は本発明のアドレス変換装置使用時のアドレス変換の
手順を示す、以下に第１図の実施例の動作を説明する。
変換バッファ５がミスヒツト信号を出力すると、引き算
器アレイ６の各引き算器は仮想ページ番号から仮想ペー
ジ番号テーブル５の対応する仮想ページ番号を引き、各
部分ページテーブルの先頭からのページテーブルオフセ
ットを出力する。比較器アレイ７の各比較器は、人力の
ページテーブルオフセットが０以上でかつ、ページテー
ブルエントリカウントテーブル４の対応するページテー
ブル数より小さいとき、ヒツト信号と入力ページテーブ
ルオフセットを出力する。
器アレイ６の各引き算器は仮想ページ番号から仮想ペー
ジ番号テーブル５の対応する仮想ページ番号を引き、各
部分ページテーブルの先頭からのページテーブルオフセ
ットを出力する。比較器アレイ７の各比較器は、人力の
ページテーブルオフセットが０以上でかつ、ページテー
ブルエントリカウントテーブル４の対応するページテー
ブル数より小さいとき、ヒツト信号と入力ページテーブ
ルオフセットを出力する。
比較器アレイ７により入力仮想ページ番号に対応するペ
ージテーブルエントリが属する部分ページテーブルがた
だ１つに決定され、ヒツト信号によりページテーブルベ
ースアドレステーブル３から部分ページテーブルの先頭
アドレスが読み出される。加算器８によりページテーブ
ル先頭アドレスと比較器アレイ７からのページテーブル
オフセットが加算され、ページテーブルエントリアドレ
スが出力され、ページテーブルエントリ読み込み手段９
により物理ページ番号がページテーブルエントリから読
み込まれ出力される。変換バッフ１２またはページテー
ブルエントリ読み込み手段９からの物理ページ番号と、
仮想ページ番号・ページ内オフセット分離手段ｌからの
ページ内オフセットが加算器ｌＯにより加算され、物理
アドレスが出力される。
ージテーブルエントリが属する部分ページテーブルがた
だ１つに決定され、ヒツト信号によりページテーブルベ
ースアドレステーブル３から部分ページテーブルの先頭
アドレスが読み出される。加算器８によりページテーブ
ル先頭アドレスと比較器アレイ７からのページテーブル
オフセットが加算され、ページテーブルエントリアドレ
スが出力され、ページテーブルエントリ読み込み手段９
により物理ページ番号がページテーブルエントリから読
み込まれ出力される。変換バッフ１２またはページテー
ブルエントリ読み込み手段９からの物理ページ番号と、
仮想ページ番号・ページ内オフセット分離手段ｌからの
ページ内オフセットが加算器ｌＯにより加算され、物理
アドレスが出力される。
発明の効果
以上述べてきたように、本発明によればページテーブル
エントリ単位でページテーブルをメモリ空間内に自由に
配置できるため、プロセス間、プロセッサ間でページテ
ーブルエントリの共有、非共有の制御が可能となり、パ
スカル、アルゴル等のブロック構造言語で書かれたプロ
グラムをマルチプロセッサシステムで並列処理する場合
に、変数のスコープの制御が容易に行なえ、きわめて有
用である。
エントリ単位でページテーブルをメモリ空間内に自由に
配置できるため、プロセス間、プロセッサ間でページテ
ーブルエントリの共有、非共有の制御が可能となり、パ
スカル、アルゴル等のブロック構造言語で書かれたプロ
グラムをマルチプロセッサシステムで並列処理する場合
に、変数のスコープの制御が容易に行なえ、きわめて有
用である。
第１図は本発明の一実施例におけるアドレス変換装置の
ブロック図、第２図は本発明のアドレス変換装置使用時
のアドレス変換例を示すブロック図、第３図は従来のア
ドレス変換装置例を示すブロック図、第４図は従来のア
ドレス変換装置使用時のアドレス変換例を示すブロック
図である。 １・・・・・・仮想ページ番号・ページ内オフセット分
離手段、２・・・・・・変換バッファ、３・・・・・・
ページテーブルベースアドレステーブル、４・・・・・
・ページテーブルエントリカウントテーブル、５・・・
・・・仮想ページ番号テーブル、６・・・・・・引き算
器アレイ、７・・・・・・比較器アレイ、８・・・・・
・加算器、９・・・・・・ページテーブルエントリ読み
出し手段、１０・・・・・・加算器、１１・・・・・・
ページディレクトリオフセット・セグメントページテー
ブルオフセット分離手段、１２・・・・・・ページテー
ブルベースアドレスレジスタ、１３・・・・・・加算器
、１４・・・・・・ページディレクトリエントリ読み込
み手段、１５・・・・・・加算器。 代理人の氏名 弁理士 中尾敏男 はか１名ｒトレ人 第３図 第４図
ブロック図、第２図は本発明のアドレス変換装置使用時
のアドレス変換例を示すブロック図、第３図は従来のア
ドレス変換装置例を示すブロック図、第４図は従来のア
ドレス変換装置使用時のアドレス変換例を示すブロック
図である。 １・・・・・・仮想ページ番号・ページ内オフセット分
離手段、２・・・・・・変換バッファ、３・・・・・・
ページテーブルベースアドレステーブル、４・・・・・
・ページテーブルエントリカウントテーブル、５・・・
・・・仮想ページ番号テーブル、６・・・・・・引き算
器アレイ、７・・・・・・比較器アレイ、８・・・・・
・加算器、９・・・・・・ページテーブルエントリ読み
出し手段、１０・・・・・・加算器、１１・・・・・・
ページディレクトリオフセット・セグメントページテー
ブルオフセット分離手段、１２・・・・・・ページテー
ブルベースアドレスレジスタ、１３・・・・・・加算器
、１４・・・・・・ページディレクトリエントリ読み込
み手段、１５・・・・・・加算器。 代理人の氏名 弁理士 中尾敏男 はか１名ｒトレ人 第３図 第４図
Claims (1)
- 仮想アドレスを入力とし仮想ページ番号およびページ内
オフセットを出力する仮想ページ番号・ページ内オフセ
ット分離手段と、内部に仮想ページ番号と物理ページ番
号の対応データを持ち前記仮想ページ番号・ページ内オ
フセット分離手段からの仮想ページ番号が内部データに
ある場合は対応する物理ページ番号を出力しそうでない
場合ミスヒット信号を出力する変換バッファと、メモリ
空間内に分散して配置された１つの仮想空間用ページテ
ーブルの各部分ページテーブルの先頭アドレスを記憶し
たページテーブルベースアドレステーブルと、前記ペー
ジテーブルベースアドレステーブルの各エントリに対応
した部分ページテーブルのページテーブルエントリの個
数を記憶したページテーブルエントリカウントテーブル
と、前記ページテーブルベースアドレステーブルの各エ
ントリに対応した部分ページテーブルの最初のエントリ
が対応する仮想ページ番号を記憶した仮想ページ番号テ
ーブルと、前記ミスヒット信号発生時前記仮想ページ番
号・ページ内オフセット分離手段から出力された仮想ペ
ージ番号から前記仮想ページ番号テーブルの各々のエン
トリの値を引き算し各々結果をページテーブルオフセッ
トとして出力する引き算器アレイと、前記引き算器アレ
イから出力された各ページテーブルオフセットが０以上
でかつ前記ページテーブルエントリカウントテーブルの
各々対応する値より小さいときヒット信号と入力ページ
テーブルオフセットを出力する比較器アレイと、前記比
較器アレイの１つの比較器から出力されたページテーブ
ルオフセットと前記比較器から出力されたヒット信号に
より読み出された前記ページテーブルベースアドレステ
ーブルの対応する部分ページテーブル先頭アドレスを入
力としページテーブルエントリアドレスを出力する加算
器と、前記ページテーブルエントリアドレスで指定され
たページテーブルエントリから物理ページ番号を読み込
み出力するページテーブルエントリ読み込み手段と、前
記変換バッファまたは前記ページテーブルエントリ読み
込み手段から出力された物理ページ番号と前記仮想ペー
ジ番号・ページ内オフセット分離手段から出力されたペ
ージ内オフセットを加算し物理アドレスを出力する加算
器とから構成され、１つの仮想空間用ページテーブルを
任意のページ単位でメモリ空間中に分散して配置するこ
とを可能とすることを特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057102A JPS63223847A (ja) | 1987-03-12 | 1987-03-12 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057102A JPS63223847A (ja) | 1987-03-12 | 1987-03-12 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63223847A true JPS63223847A (ja) | 1988-09-19 |
Family
ID=13046143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057102A Pending JPS63223847A (ja) | 1987-03-12 | 1987-03-12 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63223847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110161622A1 (en) * | 2009-06-24 | 2011-06-30 | Masaki Maeda | Memory access control device, integrated circuit, memory access control method, and data processing device |
-
1987
- 1987-03-12 JP JP62057102A patent/JPS63223847A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110161622A1 (en) * | 2009-06-24 | 2011-06-30 | Masaki Maeda | Memory access control device, integrated circuit, memory access control method, and data processing device |
| US8533429B2 (en) * | 2009-06-24 | 2013-09-10 | Panasonic Corporation | Memory access control device, integrated circuit, memory access control method, and data processing device |
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