JPS63222548A - デ−タ伝送試験装置 - Google Patents
デ−タ伝送試験装置Info
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- JPS63222548A JPS63222548A JP62057224A JP5722487A JPS63222548A JP S63222548 A JPS63222548 A JP S63222548A JP 62057224 A JP62057224 A JP 62057224A JP 5722487 A JP5722487 A JP 5722487A JP S63222548 A JPS63222548 A JP S63222548A
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- Japan
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- test
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- transmission line
- dte
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- 238000012360 testing method Methods 0.000 title abstract description 34
- 238000004891 communication Methods 0.000 claims description 10
- 238000003780 insertion Methods 0.000 description 12
- 230000037431 insertion Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
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Landscapes
- Dc Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
応するパラメータを設定し、このパラメータに対応する
擬似伝送回線を用いてデータ端末装置間の対向試験を行
う様にして、試験工数の削減を図ったものである。
擬似伝送回線を用いてデータ端末装置間の対向試験を行
う様にして、試験工数の削減を図ったものである。
本発明はデータ端末装置間の対向試験を行うデータ伝送
試験装置の改良に関するものである。
試験装置の改良に関するものである。
第４図はデータ通信システムの概略説明図である。
図において、例えばデータ端末装置−１（以下、ＤＴＨ
−１と省略する）からのデータはデータ回線終端装置（
以下、 ＤＣＥと省略する）に加えられる。
−１と省略する）からのデータはデータ回線終端装置（
以下、 ＤＣＥと省略する）に加えられる。
ＤＣＥはＤＴＥとの間で標準化された信号条件にもとす
いて授受される信号と、伝送路側の各種制約条件に整合
させた伝送路信号との仲介（即ち、信号変換）をして相
互の間の電気的・物理的な変換をするものである。
いて授受される信号と、伝送路側の各種制約条件に整合
させた伝送路信号との仲介（即ち、信号変換）をして相
互の間の電気的・物理的な変換をするものである。
実際には伝送路がアナログ伝送路の場合は変復調装置が
、ディジタル伝送路の時は宅内回線終端装置（以下、
ＤＳＵと省略する）が用いられるが、更に上記の信号変
換の他に伝送信号の同期確認、伝送・操作手順の制御、
伝送誤りの検出と訂正の制御などの機能も合わせ持って
いる。
、ディジタル伝送路の時は宅内回線終端装置（以下、
ＤＳＵと省略する）が用いられるが、更に上記の信号変
換の他に伝送信号の同期確認、伝送・操作手順の制御、
伝送誤りの検出と訂正の制御などの機能も合わせ持って
いる。
そこで、上記の様に処理されたデータは伝送路を介して
ＤＣＥ−２に加えられ、ＤＣＥ−１と逆の処理が行われ
て元のデータが取り出されてＤＴＥ−２に送られる。
ＤＣＥ−２に加えられ、ＤＣＥ−１と逆の処理が行われ
て元のデータが取り出されてＤＴＥ−２に送られる。
ここで、ＤＴＨの試験時や出荷後に発生した障害の解析
の際には上記のＤＣＥ−１，伝送路、ＤＣＥ−２の部分
（以下、データ伝送回線と云う）と等価なものを設けて
試験しなければならないが、効率よく試験できるデータ
伝送試験装置が必要である。
の際には上記のＤＣＥ−１，伝送路、ＤＣＥ−２の部分
（以下、データ伝送回線と云う）と等価なものを設けて
試験しなければならないが、効率よく試験できるデータ
伝送試験装置が必要である。
第５図は従来例のブロック図を示す。以下、伝送路はデ
ィジタル伝送路として図により動作を説明する。
ィジタル伝送路として図により動作を説明する。
例えば、ＤＴＥ−１からのデータはデータ伝送回線を介
してＤＴＥ−２に送られるが、データはこの回線で遅延
を受けたり、誤りが挿入されたりする。
してＤＴＥ−２に送られるが、データはこの回線で遅延
を受けたり、誤りが挿入されたりする。
そこで、ＤＴＥ−１とＤＴＥ−２との対向試験を行う際
にはこのデータ伝送回線の代わりに遅延回路１と誤り挿
入回路２とを２つのＤＴＥの間に挿入し、遅延回路１で
ＤＴＥ−１からのデータに対してデータ伝送回線で受け
る遅延量に相当する遅延を与えると共に、誤り挿入回路
２で誤りビットを挿入してＤＴＥ−２に送出する。
にはこのデータ伝送回線の代わりに遅延回路１と誤り挿
入回路２とを２つのＤＴＥの間に挿入し、遅延回路１で
ＤＴＥ−１からのデータに対してデータ伝送回線で受け
る遅延量に相当する遅延を与えると共に、誤り挿入回路
２で誤りビットを挿入してＤＴＥ−２に送出する。
ＤＴＥ−２は受信データ中の誤りを検出してこれを訂正
してデータを取り出すが、例えばこの送出したデータと
を比較してデータ伝送回線による影響の程度を試験する
。
してデータを取り出すが、例えばこの送出したデータと
を比較してデータ伝送回線による影響の程度を試験する
。
ここで、上記の試験を行う為には遅延回路及び誤り挿入
回路を用意し、これらの回路とＤＴＥ−１，ＤＴＥ−２
とを接続すると共に、試験条件に対応した遅延量、誤り
ビット位置等をそれぞれ設定しなければならないので、
試験工数が多くなると云う問題点がある。
回路を用意し、これらの回路とＤＴＥ−１，ＤＴＥ−２
とを接続すると共に、試験条件に対応した遅延量、誤り
ビット位置等をそれぞれ設定しなければならないので、
試験工数が多くなると云う問題点がある。
上記の問題点は該１図に示すデータ伝送試験装置により
解決される。
解決される。
ここで、４はデータ伝送回線をシミレーションする為に
必要なパラメータの設定をプロセッサを用いて行うパラ
メータ設定部で１．３は該パラメータを用いて対応する
擬似伝送回線を形成する擬似伝送回線部である。
必要なパラメータの設定をプロセッサを用いて行うパラ
メータ設定部で１．３は該パラメータを用いて対応する
擬似伝送回線を形成する擬似伝送回線部である。
本発明は試験条件に対応する値をパラメータ設定部４に
入力すると、内部のプロセッサがこの値に対応したパラ
メータをメモリから読み出して擬似伝送回路部３に加え
るので、この回路の特性が試験条件に対応する様に自動
的に設定される。
入力すると、内部のプロセッサがこの値に対応したパラ
メータをメモリから読み出して擬似伝送回路部３に加え
るので、この回路の特性が試験条件に対応する様に自動
的に設定される。
そこで、ＤＴＥ−１とＤＴＥ−２との対向試験の際には
この２つのＤＴＥをデータ伝送試験装置に接続すること
により、容易に所定の試験条件で試験ができるので試験
工数が削減される。
この２つのＤＴＥをデータ伝送試験装置に接続すること
により、容易に所定の試験条件で試験ができるので試験
工数が削減される。
第２図は実施例のブロック図、第３図は第２図中のライ
ンコントロール回路、誤り挿入回路、遅延回路の部分の
詳細ブロック図を示す。
ンコントロール回路、誤り挿入回路、遅延回路の部分の
詳細ブロック図を示す。
以下、チャンネルｌ （Ｃ１１１）の部分とチャンネル
２ （ＣＨ２）の部分は同一の機能を持っているのでチ
ャンネル１の部分について第３図を参照しながら第２図
の動作を説明する。
２ （ＣＨ２）の部分は同一の機能を持っているのでチ
ャンネル１の部分について第３図を参照しながら第２図
の動作を説明する。
第３図のラインコントロール回路３１にはクロック発生
器３１１とインターフェース信号の入出力ボートが含ま
れている。
器３１１とインターフェース信号の入出力ボートが含ま
れている。
クロック発生器３１１はＤＴＥが同期通信方式でデータ
伝送を行う場合には、入力する送信同期クロック−Ａ（
以下、送信同期ＣＭ−Ａと省略する）をそのまま誤り挿
入回路３２．遅延回路３３に送出すると共に受信同期−
ＧＫとして外部に送出するか（この時は送信同期−ＣＫ
−８は送出しない）、又は送信同期ＣＫ−Ａの代わりに
クロック発生器３１１で発生した送信同期（Ｊ−ＢをＤ
ＴＥ−１側、誤り挿入回路、遅延回路及び受信同期−Ｃ
Ｋとして送出する。
伝送を行う場合には、入力する送信同期クロック−Ａ（
以下、送信同期ＣＭ−Ａと省略する）をそのまま誤り挿
入回路３２．遅延回路３３に送出すると共に受信同期−
ＧＫとして外部に送出するか（この時は送信同期−ＣＫ
−８は送出しない）、又は送信同期ＣＫ−Ａの代わりに
クロック発生器３１１で発生した送信同期（Ｊ−ＢをＤ
ＴＥ−１側、誤り挿入回路、遅延回路及び受信同期−Ｃ
Ｋとして送出する。
しかし、非同期通信方式（調歩同期通信）の場合には送
信同期ＣＫ−Ａは入力せず、クロック発生器３１１で発
生したクロックが誤り挿入回路３２及び遅延回路３３に
送出される。
信同期ＣＫ−Ａは入力せず、クロック発生器３１１で発
生したクロックが誤り挿入回路３２及び遅延回路３３に
送出される。
インターフェース信号はＤＴＥ−１とＤＴＥ−２との間
で定められた伝送制御手順（例えば、ＣＣＩＴＴ勧告Ｘ
。
で定められた伝送制御手順（例えば、ＣＣＩＴＴ勧告Ｘ
。
２１ｂｉｓ）に従ってデータ伝送を行う際に送受信する
信号で、これがラインコントロール回路を介して入出力
する。
信号で、これがラインコントロール回路を介して入出力
する。
次に、誤り挿入回路３２にはカウンタ３２２とＥＸ−Ｏ
Ｒゲート３２１が含まれているが、ＥＸ−ＯＲゲートの
入力端子にカウンタからのＨレベルの信号が加えられた
時に他の入力端子に加えられた送信信号は反転されて誤
りビットとして出力される。
Ｒゲート３２１が含まれているが、ＥＸ−ＯＲゲートの
入力端子にカウンタからのＨレベルの信号が加えられた
時に他の入力端子に加えられた送信信号は反転されて誤
りビットとして出力される。
そこで、カウンタ３２２から出力されるＨレベルの信号
の送出タイミイングを変化して誤りビットの挿入位置を
変化させる。
の送出タイミイングを変化して誤りビットの挿入位置を
変化させる。
又、遅延回路３３にはアドレスカウント３３２とＲＡＭ
（ランダムアクセスメモリ）３３１が含まれているが、
アドレスカウンタは例えば、カウント値が設定値すにな
った時に出力をＲＡＭ ３３１に送出して対応するアド
レスＢに誤り挿入回路３２の出力を書き込ませる。そし
て読み出しはアドレスがＯからＢになった時に行われる
ので、Ｂだけ遅延した前記の出力がチャンネル２のコン
トロール回路を介して受信信号として送出される。
（ランダムアクセスメモリ）３３１が含まれているが、
アドレスカウンタは例えば、カウント値が設定値すにな
った時に出力をＲＡＭ ３３１に送出して対応するアド
レスＢに誤り挿入回路３２の出力を書き込ませる。そし
て読み出しはアドレスがＯからＢになった時に行われる
ので、Ｂだけ遅延した前記の出力がチャンネル２のコン
トロール回路を介して受信信号として送出される。
更に、コンソールパネル４４には前記のインターフェー
ス信号が定められた伝送手順に従って送受信れるか否か
をパネル上のランプＬｌ”’ＬＩ６の点灯／消灯により
監視するが、これらの信号の送受信制御はスイッチＳ、
−Ｓ、。のオン／オフにより行われる。
ス信号が定められた伝送手順に従って送受信れるか否か
をパネル上のランプＬｌ”’ＬＩ６の点灯／消灯により
監視するが、これらの信号の送受信制御はスイッチＳ、
−Ｓ、。のオン／オフにより行われる。
又、プロセッサ４１は下記の動作を行う。
■ 同期通信方式の場合は前記のクロック発生器３１１
に送信同期ＣＫが入力した際に、これをそのままカウン
タのＣＫ等として送出するか否かの設定、又は非同期通
信方式の場合はデータのキャラクタ数、−ストップビッ
ト長の設定など通信方式パラメータの設定、 ■ 誤り挿入回路３２の中のカウンタの出力送出タイミ
ングの設定、 ■ 遅延回路３３の中のアドレスカウンタの出力送出カ
ウント値の設定、 ■ インターフェース信号の伝送制御手順に従ったイン
ターエース信号の送受信の設定等、を行うが、これらは
第２図の中のコンソールパネルインターフェース４３．
即ちパラメータ設定盤上のパラメータ設定キーを押すこ
とによりその情報がプロセッサ４１に送出されるので、
プロセッサは記憶部４２の中のプログラムを用いて設定
キーの値を読み取って定められたパラメータを対応する
部分に送出する。
に送信同期ＣＫが入力した際に、これをそのままカウン
タのＣＫ等として送出するか否かの設定、又は非同期通
信方式の場合はデータのキャラクタ数、−ストップビッ
ト長の設定など通信方式パラメータの設定、 ■ 誤り挿入回路３２の中のカウンタの出力送出タイミ
ングの設定、 ■ 遅延回路３３の中のアドレスカウンタの出力送出カ
ウント値の設定、 ■ インターフェース信号の伝送制御手順に従ったイン
ターエース信号の送受信の設定等、を行うが、これらは
第２図の中のコンソールパネルインターフェース４３．
即ちパラメータ設定盤上のパラメータ設定キーを押すこ
とによりその情報がプロセッサ４１に送出されるので、
プロセッサは記憶部４２の中のプログラムを用いて設定
キーの値を読み取って定められたパラメータを対応する
部分に送出する。
そこで、例えばカウンタは入力したパラメータに対応す
る動作を行う。
る動作を行う。
即ち、パラメータの設定、スイッチの切替９通信力式の
パラメータの設定等はコンソールパネルインターフェー
ス内のパラメータ設定盤上の設定キーを押すことにより
プロセッサ４１が記憶部４２に書き込まれたプログラム
に従って行うので、試験が効率的に行われて試験工数が
削減される。
パラメータの設定等はコンソールパネルインターフェー
ス内のパラメータ設定盤上の設定キーを押すことにより
プロセッサ４１が記憶部４２に書き込まれたプログラム
に従って行うので、試験が効率的に行われて試験工数が
削減される。
以上詳細に説明した様に本発明によれば試験工数が削減
されると云う効果がある。
されると云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
中のラインコントロール回路、誤り挿入回路、遅延回路
、コンソールパネルの部分の詳細ブロック図、 第４図はデータ通信システムの概略説明図、第５図は従
来例のブロック図を示す。 図において、 ３は擬似伝送回線部、 ４はパラメータ設定部を示す。
中のラインコントロール回路、誤り挿入回路、遅延回路
、コンソールパネルの部分の詳細ブロック図、 第４図はデータ通信システムの概略説明図、第５図は従
来例のブロック図を示す。 図において、 ３は擬似伝送回線部、 ４はパラメータ設定部を示す。
Claims (1)
- 【特許請求の範囲】 データ伝送回線を介してデータ端末装置間でデータ通信
を行うデータ伝送システムにおいて、該データ伝送回線
をシミレーションする為に必要なパラメータの設定をプ
ロセッサを用いて行うパラメータ設定部（４）と、 該パラメータを用いて対応する擬似伝送回線を形成する
擬似伝送回線部（３）とを有することを特徴とするデー
タ伝送試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057224A JPS63222548A (ja) | 1987-03-12 | 1987-03-12 | デ−タ伝送試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057224A JPS63222548A (ja) | 1987-03-12 | 1987-03-12 | デ−タ伝送試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63222548A true JPS63222548A (ja) | 1988-09-16 |
Family
ID=13049558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057224A Pending JPS63222548A (ja) | 1987-03-12 | 1987-03-12 | デ−タ伝送試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63222548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06205083A (ja) * | 1991-09-05 | 1994-07-22 | Mitsubishi Electric Corp | 試験データの仕様記述システム、作成システム、及び、解析システム |
-
1987
- 1987-03-12 JP JP62057224A patent/JPS63222548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06205083A (ja) * | 1991-09-05 | 1994-07-22 | Mitsubishi Electric Corp | 試験データの仕様記述システム、作成システム、及び、解析システム |
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