JPS63221430A - スタツク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はデータ処理装置における、スタ・ンク記憶の制
御回路に関し、特に大容量のキャッシュ記憶装置を持た
ない、小規模なデータ処理装置におけるスタック記憶の
制御方式に関する。

〔産業上の利用分野〕

データ処理装置の高速化に伴う、複数のプログラムを時
分割的に使用する多重化処理、或いは、プログラムの大
型化に伴い、プログラムループよリサブルーチンへの分
岐、サブルーチンよりの再分岐を繰り返す複雑な処理等
が通常行われ、これを高速化する手段が要求されている
。

〔従来の技術〕

制御スタックは割込の処理、プログラムの分岐処理等の
プログラム・シーケンスの変更に際して使用される、一
種のメモ帳的な小容量の記憶装置で、割込、分岐等の発
生時点における処理装置内の各種のレジスタの状態、各
種のプログラムの引数、−次変数、プログラムの復帰ア
ドレス等を退避、格納し、保持する機能を待ち、一般に
ＬＩＦＯ１即ち最後に記入した内容が最初に読出される
形式をとり、ＰＵＳＨ（データの記入）　、ＰＯＰ（デ
ータの取り出し）等の命令により制御されている。この
ため、割込、サブルーチンへの分岐が発生する毎にプロ
グラムは制御スタックをアクセスして読み書きを実行す
る必要があり、特に割込、分岐を繰り返すプログラムを
実行する場合に頻繁にアクセスされる。従って、このよ
うな場合アクセスタイムの短い高速記憶装置を使用する
と処理速度が向上するのは明白で、大型データ処理装置
では通常高速バッファ記憶装置であるキャッシュ記憶の
一部を利用している。しかし小型のデータ処理装置、或
いはマイクロプロセッサにおいてはキャッシュ記憶を置
くのは経済的でなく、主記憶装置が比較的小容量である
ことから、通常、主記憶装置に比較的高速の記憶素子を
使用し、その一部をスタック記憶装置として使用してい
る。

第３図に大型データ処理装置を例として、従来方式によ
るスタック記憶方式の一例を示す。処理装置１は命令を
実行するに際して、主記憶装置２より命令を読み出し、
その命令の示すアドレスのデータを読み出し、命令の指
示する操作をデータに加える実行手順は公知の通りであ
り、これを高速で実行するために命令キャッシュ記憶装
置３１、データキャッシュ記憶装置３２を置き、これに
当面のプログラムの実行に必要な主記憶装置２のページ
を移しておき、適当なアドレス変換手段により主記憶装
置２をアクセスするためのアドレスを、キャッシュ記憶
装置３１．３２をア２クセスするアドレスに変換して命
令、データをアクセスする。

主記憶装置２はプログラム領域２１、変数領域（あるい
はデータ領域）２２より構成されるが、これに付加して
スタック領域２３が設けられる。前述の如く、スタック
領域２３をデータキャッシュ記憶装置３２の一部に置く
のも通常使われる手段で、このような場合には、データ
キャッシュ記憶装置３２と主記憶装置２内のスタック領
域２３の間でスタックデータを転送して処理を行う、デ
ータキャッシュ記憶装置３２内に設けられたスタック領
域が指定範囲を越すと、主記憶装置２のスタック領域２
３に転送してスタックデータを保持する。

このようなキャッシュ記憶装置を設ける場合はスタック
記憶と争てその一部が流用出来るので問題はないが、小
型のデータ処理装置では独立してキャッシュ記憶装置を
持つことは、単にキャッシュ記憶装置の追加に止まらず
、アドレス変換、ページ管理等の付帯機能が増加し、ハ
ードウェア、ソフトウェアの両面から制限されるため、
マイクロプロｔ”ｙすにおいては通常主記憶装置の一部
を流用していた。このためスタック領域を頻繁に読書き
するプログラム、例えば割込、分岐が頻繁に発生するプ
ログラムが実行されるときは、スタック領域に対するア
クセス時間が大きいため、実行速度が低下する欠点があ
る。

〔発明が解決しようとする問題点〕

以上の説明のように小型データ処理装置、′マイクロプ
ロセッサ等でスタック操作が頻繁に行われるプログラム
の実行に当たって、その高速化を経済的に実現する簡易
な手段が要求されていた。

〔問題点を解決するための手段〕

以上のような従来のスタック方式の問題点を解決する手
段として二本発明においては第１図にその原理を示すス
タック制御方式を使用した。　処理装置１と、主記憶装
置２より構成されるデータ処理装置に、スタックデータ
のみを扱うスタック記憶回路３を付加する。

処理装置１にはこれから実行する命令の出力ｌＯと、そ
の命令がスタック操作命令か否かを判別する命令判別回
路４が接続される。

命令判別回路４がスタック操作命令以外の一般命令であ
ると判別すると出力１５がオンになり、第１の選択回路
５が動作してデータバス１１を主記憶装置２に接続する
。

命令判別回路４がスタック操作命令であると判別すると
出力１６がオンになり、第２の選択回路６が動作してデ
ータバス１１を小型の高速記憶装置よりなるスタック記
憶回路３に接続する。

〔作用〕

スタック操作命令を実行する時のみ、データバスを高速
のスタック記憶回路に接続し、スタックデータの読み書
きを実行することが出来る。

〔実施例〕

第２図に本発明によるスタック制御方式の実施例を示す
。本図において処理装置１、主記憶装置２については従
来例と大差はない。

スタックを操作する命令、即ちＰＯＰ、ＰＵＳＨ命令を
実行する場合と、通常の命令を実行する場合に別個の記
憶装置に対してアクセスする点が本発明の骨子である。

このため本発明のデータ処理装置においては処理装置１
よりの命令コード出力１０が命令判別回路４に入力し、
ここでこれから実行される命令がスタック操作命令が否
かを判別する。この回路は処理装置１内に設けてもよい
。

通常の命令が判別されると命令判別回路４の出力は選択
回路５を駆動して、データバス１１を主記憶装置２に接
続する。

スタック操作命令が判別されると命令判別回路４の出力
は選択回路６を駆動して、データバス１１をスタック記
憶装置３に接続する。

スタック記憶装置３としては高速の記憶素子、例えばバ
イポーラＲＡＭ等を使用し、１６ＫＢ〜６４ＫＢ程度の
容量のものを使用する。

スタック記憶装置３として比較的小容量の記憶装置を使
用している関係上、ＰＵＳｌｌ　（書き込み）命令が繰
り返されて記入したデータ量が大きくなるとオーバフロ
ーもあり得る。オーバフローに近くなるとスタック記憶
制御回路２０がオーバフロー接近を検知し、その内容を
主記憶装置２のスタック領域２３に書き込み蓄積する。

ＰＯＰ　（読み出し）が繰り返されてスタック記憶装置
３の内容が空に近くなると、スタック記憶制御回路２０
は主記憶装置２のスタック領域２３より、現在の内容に
続くブロックを読み出し、つづいてＰＯＰ命令を進める
。

このようにして小容量のスタック記憶装置３、及びその
周辺の制御回路の若干の追加により、特に分岐、割込の
顧発するプログラムを実行する時にアクセス頻度の高い
スタック記憶を、主記憶装置から分離し、スタック操作
命令を高速で実行することが可能になる。

〔発明の効果〕 本発明の実施により、小型のデータ装置においてもキャ
ッシュ記憶装置を持つ大型のデータ処理装置と同様、高
速でスタック操作が可能とする方式を、経済的に実現す
ることが可能となった。

【図面の簡単な説明】

第１図は本発明によるスタック制御方式の原理図、 第２図は本発明によるスタック制御方式の実施例、 第３図は従来例によるスタック記憶方式を示す。 図において、 １は処理装置、 ２は主記憶装置、 ３はスタック記憶装置、 ４は命令判別回路、 ５．６は選択回路、 １０は命令コード出力、 １１はデータバス、 ２０はスタック記憶制御回路を示す。 本発明によるスタック制蹟方式の実施例第２図

Claims (1)

1. 【特許請求の範囲】 少なくとも処理装置（１）と、主記憶装置（２）よりな
   り、制御スタックとその操作命令を持つデータ処理装置
   において、 処理装置（１）の実行する命令コード（１０）を入力し
   スタック操作命令を判別する命令判別回路（４）と、 該命令判別回路（４）がスタック操作命令以外の命令と
   判別した時の出力（１５）に応じて、データバス（１１
   ）を該主記憶装置（２）に接続する第１の選択回路（５
   ）と、 該主記憶装置（２）に比して小容量で高速の記憶装置で
   あるスタック記憶装置（３）と、 該命令判別回路（４）がスタック操作命令と判別した時
   の出力（１６）に応じて、該データバス（１１）を該ス
   タック記憶回路（３）に接続する第２の選択回路（６）
   を有することを特徴とするスタック制御方式。