JPS63215053A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、バイポーラ集積回路（ＩＣと略す）等の高速
ＩＣに関し、信号の入力あるいは出力の集積回路内部配
線を削減した構成に関するものである。

従来の技術 最近アナログ信号のディジタル処理が信号の取扱い、加
工の容易性などの点で多くなされる様になってきておシ
、画像信号処理も大幅にディジタル処理になってきてい
る。こうした画像信号の処理は処理データが膨大になる
ため、高速に処理をする必要がある。高速にデータを処
理するＩＣとして、バイポーラＥ　ＣＬ　（Ｅｍｉ、ｔ
ｔｅｖ　　ＣｏｕｐｉａｄＬｏｇｉｃ）回路で構成す°
るものがある。バイポーラＥＣＬ回路は信号の振幅が小
さいこと、コンダクタンスが大きいためドライブ能力が
高いなどの理由で高速動作が可能である。従って動作速
度だけをみればＭＯＳデバイスなどと区らべれば１ｏ倍
はどのスピードとなる。しかしながら画像データを処理
するとなると、多量のデータをＩＣの中に入れる必要が
ある。第２図に従来の例を示す。

１は半導体集積回路（ＩＣ）、２はＩＣのチップを構成
する画像データが入力され、処理されたのち出力される
１ブロツク、３は画像データの入力端子、４は画像デー
タの出力端子を示す。

発明が解決しよう′とする問題点 高速の画像処理を行うには予めＩＣの中に画像データを
入力し、ておく必要がある。１フレーム分の画像を１度
に入力することは困難であるため１部分毎に入力するこ
とになる。今水平掃査線５本分を並列に入力する場合を
考える。入力端子３の数は１画素のデータを８ビツトと
すると８×５＝４０本となる。同様に出力端子４も入力
データと同じ速度で出力すると４０本となる。入出力を
合せればこれだけで８０本となるこの本数の配線が１部
のブロックまでＩＣチップのパッドから引き回されるこ
とになる。ＩＣチップの中には他に加算器２乗算器等の
演算ブロックとかメモリブロックとか、レジスタとかが
入っており、その間を配線が走ることになる。特にＥＣ
Ｌ等の高ＩＣではデータをパスラインにのせてやりとり
していたのでは時間がか＼りすぎるため専用のパスライ
ンにする必要がある。従ってＩＣチップを考えた場合、
配線の占有面積が膨大となシ、チップ全体に占めるアク
ティブ領域の割合は２０％以下にもなってしまい、はと
んどが配線とパッドの領域となる。

一方配線面積を削減する方向にデータをシリアルにして
ＩＣの中に入力し特定のブロックまでもっていくことも
考えられる。この場合にはＩＣの端子数の削減され、配
線面積も大幅に減少する。

第１の例で比較すると、８ビツトの１掃査線分をシリア
ルにして入力すれば６本の入力線ですみ、入出力台せて
も１０本となり、％の配線数ですむうしかしこのやシ方
ではＩＣを実装するプリント板の設計が難かしくなる。

画像信号のサンプリング周期を１０川とし、８ビツトの
ディジタルデータにするとする。８ビット並列データの
ままであれば１０ｉの速度でＩＣに入力するまでのデー
タを取扱うことができる。しかしこれをシリアルに直す
と一気に８倍の８０１にの周ｉ数にアップしてしまう。

しかしこれを制御するプロセッサ等はＭＯＳのＩＣであ
るので６部程度の信号がプリント板上を伝送されるため
、信号の干渉などがおこる。従って簡単に直列にするこ
とも問題がある。

問題点を解決するための手段 本発明は上記、従来の欠点に鑑みなされたもので、ＥＣ
Ｌ等の高速デバイスの特性を生かし、パラレルに入力さ
れたデータ線を、半導体集積回路のテップに入力された
直後で、シリアルパラレル変換器でシリアルに変換し、
必要とする機能ブロックまでデータを伝送する手段であ
シ、また、機能ブロックからＩＣの外部に出力されるデ
ータをシリアルデータとして伝送し、ＩＣチップの出力
バットの近傍でシリアルパラレル変換器で並列データと
して出力する構成を提供するものである。

作　　用 この方法によれば、従来、必要としていたＩＣチップの
配線占有面積を％程度に小さくでき、デバイスの性能を
最大限生かすことを考えれば、８ビツトハラレルか１６
ビツトパラレルにすればにの面積にすることも可能であ
る。又ＩＣチップの機能ブロックのレイアウトも配線数
が削減されて容易となる。

実施例 第１図は本発明の実施例を示す。１は半導体集積回路、
２はこのＩＣを構成する機能ブロックの１部で、画像デ
ータが入力され、処理されたのち出力される。３は画像
データの入力端子、４は画像データの出力端子、５はデ
ータのパラレルシリアル変換器、６はデータのシリアル
パラレル変換器である。７はシリアルパラレル又はパラ
レルシリアル変換を行うためのクロック入力端子である
。

３の入力端子は水平掃査線５本分の８ピツトデータの本
数とすると４０本となる。このデータ線はＩＣチップの
パッドの近傍に設けられたパラレルシリアル変換器５に
入力され、外部よりのクロックパルス７に従ってシリア
ルデータに変換される。１掃査線分８ビットをシリアル
にするとパラレルシリアル変換器６の出力は６本で済む
。従ってＩＣチップ内部に位置する機能ブロック２まで
の配線は５本で済み大幅に配線面積が削減される。

処理されたデータはシリアルデータのままＩＣチップの
パッド近傍に設けられたシリアルパラレル変換器６に送
られる。この場合も配線数は画像信号の掃査線分に相当
する５本で済む。このシリア／Ｌ／　ハラレル変換器０
で、データはパラレルデータに変換されて出力端子４よ
シエＣの外部に出力される。

このシリアル信号の伝送はパラレルの８倍のスピードに
なるが、バイポ〜うＥＣＬ回路ではもともとの演算の速
度がこの程度の速度であるため十分な余裕がある。従っ
て外部から入力するクロック７は演算を行っているクロ
ックと同じものとしても良い。

発明の効果 以上の構成によりＩＣチップの配線面積を大幅に削減す
ることができる。本発明の実施例では、ＩＣ内部の高速
性と、外部プリント板上のデータの取扱い易さをＩＣチ
ップのパッド部分でマツチングを取ったものであるが、
データを画像データにかぎるものではなく、数値データ
の入出力線、プログラムデータの入力線などに応用でき
ることは言うまでもない。また、今後ますます大きくな
るチップ内の機能ブロック間の配線に応用することもで
きる。

すなわち機能ブロックの出力位置にパラレルシリアル変
換器と、この出力データを入力すべき機能ブロックの入
力位置にシリアルパラレル変換器を設け、その間の配線
を削減するものである。

また、この実施例ではバイポーラＥＣＬのＩＣを例に取
って説明したが、これにかぎるものではな（、ＧａＡｓ
ＩＣなどデバイスの速度に余裕のあるＩＣに適用できる
ことはいうまでもない。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体集積回路の構成原
理図、第２図は従来の半導体集積回路の構成原理図であ
る。 １・・・・・・半導体集積回路、２・・・・・・機能ブ
ロック、６・・・・・・パラレルシリアル変換器、６・
・・・・・シリアルパラレル変換器。

Claims (1)

【特許請求の範囲】
1. 外部から入力されるデータの速度よりも高速で動作する
   半導体集積回路であって、前記半導体集積回路上の入力
   あるいは出力パッドの近傍にパラレルシリアル変換器又
   はシリアルパラレル変換器を設け、前記半導体集積回路
   内部の機能ブロック間をシリアルデータ線で結線したこ
   とを特徴とする半導体集積回路。