JP2612636B2 - 入出力ターミナルユニット - Google Patents
入出力ターミナルユニットInfo
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- JP2612636B2 JP2612636B2 JP2210841A JP21084190A JP2612636B2 JP 2612636 B2 JP2612636 B2 JP 2612636B2 JP 2210841 A JP2210841 A JP 2210841A JP 21084190 A JP21084190 A JP 21084190A JP 2612636 B2 JP2612636 B2 JP 2612636B2
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- terminal unit
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、例えばNC工作機械、自動組立機械、シーケ
ンスコントローラ等の電子制御配線に用いられるI/Oタ
ーミナルユニットに関する。
ンスコントローラ等の電子制御配線に用いられるI/Oタ
ーミナルユニットに関する。
[従来の技術] 第6図は従来の電子制御配線システムを示すブロック
構成図である。
構成図である。
図において、10はベースユニットとしての主制御器
で、例えば工作機械等の自動運転プログラムに従って、
その入出力信号を制御する。12はシリアル/パラレル
(S/P)インタフェースで、主制御器10から出力される
パラレルデータをシリアルデータに変換して後段に出力
し、一方で後段から入力されるシリアルデータをパラレ
ルデータに変換して主制御器10に入力する。14は入力専
用のI/Oターミナルユニットで、例えばSW16やフォトイ
ンタ18等の入力配線が接続される。20は出力専用のI/O
ターミナルユニットで、例えばモータ22や電磁弁24等の
出力配線が接続される。
で、例えば工作機械等の自動運転プログラムに従って、
その入出力信号を制御する。12はシリアル/パラレル
(S/P)インタフェースで、主制御器10から出力される
パラレルデータをシリアルデータに変換して後段に出力
し、一方で後段から入力されるシリアルデータをパラレ
ルデータに変換して主制御器10に入力する。14は入力専
用のI/Oターミナルユニットで、例えばSW16やフォトイ
ンタ18等の入力配線が接続される。20は出力専用のI/O
ターミナルユニットで、例えばモータ22や電磁弁24等の
出力配線が接続される。
上記構成において、主制御器10のパラレル入出力信号
は、S/Pインタフェース12によりシリアル入出力信号に
変換され、入力専用のI/Oターミナルユニット14および
出力専用のI/Oターミナルユニット20に伝送される。こ
のようなシリアル伝送により配線本数の削減が達成され
る。
は、S/Pインタフェース12によりシリアル入出力信号に
変換され、入力専用のI/Oターミナルユニット14および
出力専用のI/Oターミナルユニット20に伝送される。こ
のようなシリアル伝送により配線本数の削減が達成され
る。
[発明が解決しようとする課題] しかしながら、上記のような従来のI/Oターミナルユ
ニット14、20は、入力用または出力用ユニットとして区
別されており、同一ユニット内に入力配線と出力配線を
接続できないという欠点があった。すなわち、配線シス
テムによってその入出力点数は様々に変化するが、この
ためにシステムによっては、I/Oターミナルユニット内
に未使用の入出力端子が放置されることになる。従っ
て、システムとしての無駄が発生し、コスト的にも配線
システム構成上からも不利となっていた。
ニット14、20は、入力用または出力用ユニットとして区
別されており、同一ユニット内に入力配線と出力配線を
接続できないという欠点があった。すなわち、配線シス
テムによってその入出力点数は様々に変化するが、この
ためにシステムによっては、I/Oターミナルユニット内
に未使用の入出力端子が放置されることになる。従っ
て、システムとしての無駄が発生し、コスト的にも配線
システム構成上からも不利となっていた。
本発明は、上記従来技術の問題点解決を課題としてな
されたものであり、その目的は、入出力選択フリーのI/
Oターミナルユニットを提供することにある。
されたものであり、その目的は、入出力選択フリーのI/
Oターミナルユニットを提供することにある。
[課題を解決するための手段] 上記目的を達成するために本発明に係るI/Oターミナ
ルユニットは、配線端子のそれぞれを一組の入力端子お
よび出力端子から構成し、入出力モジュールによって入
力端子または出力端子いずれか一方の配線端子を選択す
ることを特徴とする。
ルユニットは、配線端子のそれぞれを一組の入力端子お
よび出力端子から構成し、入出力モジュールによって入
力端子または出力端子いずれか一方の配線端子を選択す
ることを特徴とする。
[作用] 上記構成を有する本発明のI/Oターミナルユニットに
よれば、入出力モジュールによってユニット内の配線端
子が個々に入力端子または出力端子として選択される。
よれば、入出力モジュールによってユニット内の配線端
子が個々に入力端子または出力端子として選択される。
[実施例] 以下、図面に基づいて本発明の好適な実施例を説明す
る。
る。
第3図は本発明のI/Oターミナルユニットを適用した
電子制御配線システムを示すブロック構成図であり、第
6図と同一または相当部分には同じ符号を付して説明は
省略する。
電子制御配線システムを示すブロック構成図であり、第
6図と同一または相当部分には同じ符号を付して説明は
省略する。
第3図において、30および32は本発明によるI/Oター
ミナルユニットで、1組の入力端子および出力端子から
構成された配線端子が複数、例えば4点、8点、16点、
24点、…等のように設けられている。34は本発明による
入力モジュールで、I/Oターミナルユニット30、32の各
配線端子に対応して実装されることにより、その配線端
子にて使用される端子を入力端子に設定する。36は本発
明による出力モジュールで、I/Oターミナルユニット3
0、32の各配線端子に対応して実装されることにより、
その配線端子にて使用される端子を出力端子に設定す
る。
ミナルユニットで、1組の入力端子および出力端子から
構成された配線端子が複数、例えば4点、8点、16点、
24点、…等のように設けられている。34は本発明による
入力モジュールで、I/Oターミナルユニット30、32の各
配線端子に対応して実装されることにより、その配線端
子にて使用される端子を入力端子に設定する。36は本発
明による出力モジュールで、I/Oターミナルユニット3
0、32の各配線端子に対応して実装されることにより、
その配線端子にて使用される端子を出力端子に設定す
る。
上記構成を有する本発明のI/Oターミナルユニット3
0、32は、入力モジュール34と出力モジュール36の混載
が可能であり、1つのターミナルユニットに入力機器と
出力機器を自由に接続することができる。すなわち、入
力モジュールを実装した配線端子は、スイッチ16、フォ
トインタ18、あるいはマイクロスイッチ等を接続するこ
とができる。また、出力モジュール36を実装した配線端
子は、モータ22、電磁弁24、あるいはソレノイド等を接
続することができる。
0、32は、入力モジュール34と出力モジュール36の混載
が可能であり、1つのターミナルユニットに入力機器と
出力機器を自由に接続することができる。すなわち、入
力モジュールを実装した配線端子は、スイッチ16、フォ
トインタ18、あるいはマイクロスイッチ等を接続するこ
とができる。また、出力モジュール36を実装した配線端
子は、モータ22、電磁弁24、あるいはソレノイド等を接
続することができる。
このように、ターミナルユニットを入出力兼用タイプ
とすることで、従来の入力用または出力用の専用ターミ
ナルユニットに比べて、未使用端子の発生点数を減少さ
せることができ、コスト、省配線化に大きなメリットが
ある。
とすることで、従来の入力用または出力用の専用ターミ
ナルユニットに比べて、未使用端子の発生点数を減少さ
せることができ、コスト、省配線化に大きなメリットが
ある。
次に第1図および第2図を参照しながら本発明のI/O
ターミナルユニットおよび入出力モジュールについて説
明する。
ターミナルユニットおよび入出力モジュールについて説
明する。
第1図は本発明に係るI/Oターミナルユニットを示す
もので、同図(a)は平面図、同図(b)は内部回路の
概略構成図、同図(c)は側面図、同図(d)は信号処
理部の回路図である。第2図は本発明に係る入出力モジ
ュールを示すもので、同図(a)は入出力モジュールの
回路図、同図(b)はDC出力モジュールの回路図、同図
(c)はAC出力モジュールの回路図である。
もので、同図(a)は平面図、同図(b)は内部回路の
概略構成図、同図(c)は側面図、同図(d)は信号処
理部の回路図である。第2図は本発明に係る入出力モジ
ュールを示すもので、同図(a)は入出力モジュールの
回路図、同図(b)はDC出力モジュールの回路図、同図
(c)はAC出力モジュールの回路図である。
第1図において、40は入出力モジュール接続部で、入
出力モジュールがピン端子により接続され実装される。
42は電源伝送ジャックで、例えば第1図(b)に示すよ
うにAC100V、DC12V等の電源ラインが接続される。44は
制御信号伝送ジャックで、I/Oターミナルユニットに接
続された入力機器の入力信号、あるいは主制御器10から
の制御信号等の制御信号ラインが接続される。46は信号
処理部で、上記制御信号について、外部入力−内部出力
はシリアルイン−パラレルアウト、また内部入力−外部
出力はパラレルイン−シリアルアウトを実行する。1個
のモジュール接続部40に対して設けられる信号処理部46
の回路図を第1図(d)に示す。48は配線端子で、例え
ば第1図(c)に示すように階段状に構成され、実装さ
れたI/Oモジュール50(入力モジュール34または出力モ
ジュール36)によって使用される端子が選択される。
出力モジュールがピン端子により接続され実装される。
42は電源伝送ジャックで、例えば第1図(b)に示すよ
うにAC100V、DC12V等の電源ラインが接続される。44は
制御信号伝送ジャックで、I/Oターミナルユニットに接
続された入力機器の入力信号、あるいは主制御器10から
の制御信号等の制御信号ラインが接続される。46は信号
処理部で、上記制御信号について、外部入力−内部出力
はシリアルイン−パラレルアウト、また内部入力−外部
出力はパラレルイン−シリアルアウトを実行する。1個
のモジュール接続部40に対して設けられる信号処理部46
の回路図を第1図(d)に示す。48は配線端子で、例え
ば第1図(c)に示すように階段状に構成され、実装さ
れたI/Oモジュール50(入力モジュール34または出力モ
ジュール36)によって使用される端子が選択される。
例えば第2図(a)に示す入力モジュール34が実装さ
れると、配線端子48の入力端子における信号が取り込ま
れ、I/Oターミナルユニット30に伝送される。また、第
2図(b)、(c)に示すDC出力モジュール、AC出力モ
ジュール36が実装されると、制御信号入力に応じてI/O
ターミナルユニット30からの出力信号が配線端子48の出
力端子に供給される。
れると、配線端子48の入力端子における信号が取り込ま
れ、I/Oターミナルユニット30に伝送される。また、第
2図(b)、(c)に示すDC出力モジュール、AC出力モ
ジュール36が実装されると、制御信号入力に応じてI/O
ターミナルユニット30からの出力信号が配線端子48の出
力端子に供給される。
上記I/Oターミナルユニット30を用いた電子制御配線
システム(第3図)のS/Pインタフェース12の概略回路
構成を第4図に示す。主制御器10とS/Pインタフェース1
2間のデータは、データバス、アドレスバス、タイミン
グバス等を介してパラレル伝送される。これ等のバス
は、第4図のデータバスポート52、書込用のアドレスバ
スポート(書込用)54、読込用のアドレスバスポート56
等に接続される。そして、各ポートに入力されたパラレ
ルデータは、S/Pインターフェース12内でパラレル/シ
リアル変換され、シリアル出力端子58からI/Oターミナ
ルユニット30に伝送される。また、I/Oターミナルユニ
ット30からシリアル入力端子60に入力されたシリアルデ
ータは、S/Pインタフェース12内でシリアル/パラレル
変換され、上記各ポートから主制御器10に伝送される。
システム(第3図)のS/Pインタフェース12の概略回路
構成を第4図に示す。主制御器10とS/Pインタフェース1
2間のデータは、データバス、アドレスバス、タイミン
グバス等を介してパラレル伝送される。これ等のバス
は、第4図のデータバスポート52、書込用のアドレスバ
スポート(書込用)54、読込用のアドレスバスポート56
等に接続される。そして、各ポートに入力されたパラレ
ルデータは、S/Pインターフェース12内でパラレル/シ
リアル変換され、シリアル出力端子58からI/Oターミナ
ルユニット30に伝送される。また、I/Oターミナルユニ
ット30からシリアル入力端子60に入力されたシリアルデ
ータは、S/Pインタフェース12内でシリアル/パラレル
変換され、上記各ポートから主制御器10に伝送される。
上記電子制御配線システムは、主制御器10または不図
示のアドレスユニットによって、I/Oターミナルユニッ
ト30、32のI/O(配線端子)のI/O番号をアドレスとして
割付けることができる。このため、例えば1個のI/Oタ
ーミナルユニット30に対して32点のアドレスを設定で
き、I/Oターミナルユニットを4個カスケード接続すれ
ば、最大で0〜127点のアドレスを割付けることができ
る。
示のアドレスユニットによって、I/Oターミナルユニッ
ト30、32のI/O(配線端子)のI/O番号をアドレスとして
割付けることができる。このため、例えば1個のI/Oタ
ーミナルユニット30に対して32点のアドレスを設定で
き、I/Oターミナルユニットを4個カスケード接続すれ
ば、最大で0〜127点のアドレスを割付けることができ
る。
このようなI/Oターミナルユニットにデータをシリア
ル伝送する場合、S/Pインタフェース12は第5図に示す
パルス発生器62から入力されるクロック信号CLに基づい
て伝送タイミングを規定している。すなわち、S/インタ
フェース12は、クロック信号CLのパルスを上記I/O番号
に対応させながらシリアル伝送を行う。そして、128ビ
ットのカウントは、例えばシフトレジスタQA〜QEを用い
て行われ、最終的にシフトレジスタQEが「H」出力時に
同時タイミングで「H」出力されるクロック信号CLによ
ってLoad信号が出力され、続いてクリア信号が出力され
る。
ル伝送する場合、S/Pインタフェース12は第5図に示す
パルス発生器62から入力されるクロック信号CLに基づい
て伝送タイミングを規定している。すなわち、S/インタ
フェース12は、クロック信号CLのパルスを上記I/O番号
に対応させながらシリアル伝送を行う。そして、128ビ
ットのカウントは、例えばシフトレジスタQA〜QEを用い
て行われ、最終的にシフトレジスタQEが「H」出力時に
同時タイミングで「H」出力されるクロック信号CLによ
ってLoad信号が出力され、続いてクリア信号が出力され
る。
上記構成によって本発明のI/Oターミナルユニット
は、入力および出力機器の区別なく、入出力機器の総点
数に合わせて配線システムを構築することができ、最少
数のターミナルユニットを設ければ良いことから、配線
費のコストダウン、また配線時間(期間)の短縮等が可
能である。
は、入力および出力機器の区別なく、入出力機器の総点
数に合わせて配線システムを構築することができ、最少
数のターミナルユニットを設ければ良いことから、配線
費のコストダウン、また配線時間(期間)の短縮等が可
能である。
[発明の効果] 以上説明したように本発明の入出力ターミナルユニッ
トによれば、同一の入出力ターミナルユニットに入力機
器および出力機器を自由に接続することができ、入出力
点数の総和だけを考慮して配線システムを設計すること
ができるので、設計上有利となり、省配線による高密度
実装が可能となる。
トによれば、同一の入出力ターミナルユニットに入力機
器および出力機器を自由に接続することができ、入出力
点数の総和だけを考慮して配線システムを設計すること
ができるので、設計上有利となり、省配線による高密度
実装が可能となる。
第1図(a)〜(d)は本発明に係るI/Oターミナルユ
ニットを示す構成図、 第2図(a)〜(c)は本発明に係る入出力モジュール
を示す回路図、 第3図は本発明のI/Oターミナルユニットを適用した電
子制御配線システムを示すブロック構成図、 第4図は第3図のS/Pインタフェースの概略回路構成
図、 第5図(a)、(b)は第3図のパルス発生器の概略回
路構成図およびタイミングチャート、 第6図は従来の電子制御配線システムを示すブロック構
成図である。 30、32……I/Oターミナルユニット 34……入力モジュール 36……出力モジュール
ニットを示す構成図、 第2図(a)〜(c)は本発明に係る入出力モジュール
を示す回路図、 第3図は本発明のI/Oターミナルユニットを適用した電
子制御配線システムを示すブロック構成図、 第4図は第3図のS/Pインタフェースの概略回路構成
図、 第5図(a)、(b)は第3図のパルス発生器の概略回
路構成図およびタイミングチャート、 第6図は従来の電子制御配線システムを示すブロック構
成図である。 30、32……I/Oターミナルユニット 34……入力モジュール 36……出力モジュール
Claims (1)
- 【請求項1】入力端子または出力端子からなる配線端子
が複数設けられており、これらの各端子に対応して実装
された入出力モジュールによって使用する配線端子を決
定する入出力ターミナルユニットにおいて、 前記配線端子のそれぞれを一組の入力端子および出力端
子から構成し、 前記入出力モジュールによって入力端子または出力端子
いずれか一方の配線端子を選択することを特徴とする入
出力ターミナルユニツト。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2210841A JP2612636B2 (ja) | 1990-08-08 | 1990-08-08 | 入出力ターミナルユニット |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2210841A JP2612636B2 (ja) | 1990-08-08 | 1990-08-08 | 入出力ターミナルユニット |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0496117A JPH0496117A (ja) | 1992-03-27 |
JP2612636B2 true JP2612636B2 (ja) | 1997-05-21 |
Family
ID=16595998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2210841A Expired - Fee Related JP2612636B2 (ja) | 1990-08-08 | 1990-08-08 | 入出力ターミナルユニット |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2612636B2 (ja) |
-
1990
- 1990-08-08 JP JP2210841A patent/JP2612636B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0496117A (ja) | 1992-03-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |