JPS63209221A - 接点入力の処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産１上勿皿且分野 本発明は接点入力によるパルス数をカウントする電子式
カウンタ等の入力段に使用される接点入力の処理回路に
関する。

従来勿技玉 トークルカウンタ等の電子式カウンタは、外部接点の導
通によるパルス信号を受けてこれを計数し、計数値の表
示等を行うものである。この場合に外部接点の導通状態
を確実に検出するためには、電子式カウンタから外部接
点に流す電流を大きくし、接点導通の安定性を向上する
必要がある。

しかし、このように電流を大きくすると、電池駆動のト
ータルカウンタにおいては、電池寿命を短くし、その製
品的価値を著しく低減させる。

このため第３図に示すように、外部接点（１）への通電
を所定のクロック信号周期によって行い、電力消費を低
減したものが考えられている実開昭６０−１１９１３９
号公報。

第３図において、（２）は外部接点（１）が接続される
入力端子、（３）は電源（４）から入力端子（２）に給
電するプルアップ抵抗、（４）は入力端子（２）の電圧
の高低を判断し、２値化信号として出力する論理ゲート
、（５）は電源Ｅとプルアップ抵抗（３）の間に挿入接
続されたスイッチング回路で、発振器（６）の出力する
クロック信号ａの発生時に導通する。

この接点入力の処理回路（７）においては、第４図に示
すように、外部接点（１）の導通期間すの内、クロック
信号ａの発生時にのみ、外部接点（１）にパルス電流Ｃ
を流す。従ってパルス電流を、安定した検出に充分大き
な波高値のものとしても外部接点（１）の全導通期間す
に通電し続ける場合に比べて、電池寿命を長くすること
ができる。

３訓（支）９幻及し【Σ↓−支泰皿１漉カウンタ入力と
しての接点出力は１発のパルスとして検出されるので、
その検出は外部接点が非導通状態から導通状態になった
タイミングのみを捉ればよい。

しかし、上記従来の接点入力の処理回路（７）は外部接
点（１）が導通している期間すの全てに大きなパルス電
流を流し続けている。このため１発のパルスを検出した
後に流す電流が無駄になる欠点があった。

そこで、本発明は上記従来の接点入力の処理回路（７）
よりも、さらに省電力化ができる接点入力の処理回路を
提供することを目的とする。

口　占ｔ　°　るための 上記従来の問題点を解決するための本発明の手段は 接点入力を受ける入力端子と、 所定周期のクロック信号を発生するクロック信号発生回
路と、上記クロック信号の発生時に導通して、前記入力
端子にプルアップ抵抗回路から給電する第１のスイッチ
ング回路と、複数のフリップフロップ縦続接続してなり
、最下段に受けた入力端子のＬ”又は“Ｈ”状態を表す
２値化信号を、前記クロック信号の発生タイミングで上
段にシフトするシフトレジスタ回路と、 このシフトレジスタ回路の最後段のフリップフロップの
否定出力と、それより前段のｎ個のフリップフロップの
肯定出力との同時成立を検知する第１の論理ゲートと、 このフリップフロップ回路の最後段のフリップフロップ
の肯定出力と、それより前段のｎ個のフリップフロップ
の否定出力との同時成立を検知する第２の論理ゲートと
、 第１の論理ゲートの検知出力によってセットされ、第２
の論理ゲートの検知出力によってリセットされて、入力
信号の判定出力を発生する出力用フリップフロップと、 この出力用フリップフロップのリセット出力によって、
上記プルアップ抵抗回路の抵抗値を低くする第２のスイ
ッチング回路とを具備したことを特徴とする接点入力の
処理回路である。

作朋 上記構成において、入力端子から接地信号が入力される
と、これがクロック信号の発生タイミングで、シフトレ
ジスタ回路の各フリップフロップに順にシフトされて行
く。そして所定数のクロック信号が発生する間、この接
地状態が継続すると、第１の論理ゲートが出力用フリッ
プフロップをセントし、接地検出の判定出力を発生する
。

一方出力用ブリップフロップが、セット状態になると、
そのリセット出力はなくなり、プルアップ抵抗回路の抵
抗値が増加する結果、入力端子を通して外部接点に供給
される電流が減少する。この小電流パルスの通電状態で
入力端子のハイインピーダンスを検出する状態に入るの
で、電池消耗を著しく低減することができる。

実施孤 本発明を一実施例について以下説明する。

第１図に示す接点入力の処理回路（１０）は電子式カウ
ンタの入力段として使用されるもので、カウント入力と
リセット入力を夫々処理する二つの処理回路（１０ａ）
（１０ｂ）から構成されている。なおリセット入力の処
理回路（１０ｂ　）の内部構成Ａはカウント入力の処理
回路（１０ａ）と同一構成であるので略示しである。

同図において、（１１ａ　）　　（１１ｂ　）は外部接
点（１２ａ）（１２ｂ）が夫々接続される入力端子で、
一方はカウント用の接地入力、他方はリセット用の接地
入力を入力させる。

（１３）はクロック信号発生回路で発振器（１３ａ　）
と分周器（１３ｂ　）とからなる。この分周器（１３ｂ
　）は、小ざな分周比（例えば１）のクロック信号ａを
カウント入力の処理回路（１０ａ）に出力し、大きな分
周比（例えば４）のクロック信号ａ゛をリセット入力の
処理回路（１０ｂ）に出力している。なお、この分周比
の相異はカウント用の接点入力とリセット用の接点入力
の定格時間幅に合わせたものである。

次にカウント入力の処理回路（１０ａ）の内部構成につ
いて説明する。（１４）は２個の低抵抗（１４ａ　）　
　（１４ａ　）とコンデンサ（１４ｂ　）をＴ型接続し
て構成されたフィルタ回路、（１５）は入力端子のハイ
インピーダンス状態の電位を安定化する高抵抗である。

（１６）は上記クロック信号ａの発生タイミングで導通
する第１のスイッチング回路で、アナログスイッチ等が
使用される。

（１７）はプルアップ抵抗回路で、第１のプルアップ抵
抗（１７ａ）、コンデンサ（１７ｂ）、第２のプルアッ
プ抵抗（１７Ｃ）、及び第２のスイッチング回路（２４
）から構成されている。第１のプルアップ抵抗（１７ａ
　）は第１のスイッチング回路（１６）を通して入力端
子（１１ａ　）に電流を供給するもので、例えば上記低
抵抗（１４ａ）の２００倍程程度上記高抵抗（１５）の
袴程度の抵抗値のものが使用される。コンデンサ（１７
ｂ　）は外部接点への過渡電流によって接点信頼性を向
上するためのもので、立ち上がりの電流を特に大きくす
ることによって、仮に接点上に薄い酸化被膜が生じてい
ても確実に通電させることができる。このコンデンサ（
１７ｂ　）を用いたことによって、プルアップ抵抗のみ
の電流を相対的に小さくできる省電力化が図れる。第２
のプルアップ抵抗（１７ｃ　）は第２のスイッチング回
路（２４）によって、第１のプルアップ抵抗（１７ａ）
とに対して並列接続又は分離されて、プルアップ抵抗回
路（１７）の全体の抵抗値を２段階に変化させる。なお
、このプルアップ抵抗回路（１７）は、他の構成例えば
２個の抵抗を直列接続し、一方の抵抗を短絡するかしな
いかによって、抵抗価を変化させる等の構成を採用する
こともできる。

（１８）はシュミット回路付きの第１のインバータで、
入力端子（ｌｌａ）の“Ｌ”又は“Ｈ”状態を判定する
。

（１９）はシフトレジスタ回路で、第１〜第５のフリッ
プフロップ（１９１）　　（１９２）　−（１９ｓ　）
を縦続接続して構成される。これらのフリップフロップ
は、第２のインバータ（２０）を通して与えられるクロ
ック信号ａによって、第１のインバータ（１８）の判定
出力を、初段から後段に順次にシフトする。

（２１）は第１の論理ゲートで、第２〜第４のブリップ
フロップ（１９２）　　（１９３）　　（１９４）のセ
ット出力Ｑと第５のフリップフロップ（１９ｓ　）のリ
セット出力Ｑの論理積をとって出力する。

（２２）は第２の論理ゲートで、第２〜第４のフリップ
フロップ（１９２）　　（１９３）　　（１９４）のリ
セット出力６と、第５のフリップフロップ（１９ｓ　）
のセント出力Ｑの論理積をとって出力する。

（２３）は出力用のフリップフロップで、第１の論理ゲ
ート（２１）によりセットされ、第２の論理ゲート（２
２）の出力によりリセットされる。この出力用フリップ
フロップ（２３）のセット出力Ｑが、接点入力から雑音
等の除去処理を行ったカウント出力となる。

（２４）は第２のスイッチング回路で、出力用フリップ
フロップ（２３）のりセラ１−出力ｄによって導通する
。この導通によって前記第２のプルアップ抵抗（１７Ｃ
）が上記第１のプルアップ抵抗（１７）に並列接続され
る。

（２５）は入力端子（ｌｌａ）とアース間に接続された
過電圧吸収回路で、２個のツェナーダイオード（ＺＤｌ
）　　（Ｚｎ２　）を逆極性に直列接続して構成されて
いる。（２６）は負電圧検出回路で、上記２個ノツエナ
ーダイオード（ＺＩｈ　）　　（Ｚｎ２　）の接続点の
電位が、負の所定電圧以下になったことを検出して、前
記第１のフリップフロップ（１９ｒ　）を強制クリアす
る。

次に上記構成の接点入力の処理回路（１０）の動作につ
いて、第２図に示す波形図に従って説明する。なお、こ
の回路（１０）を構成するリセット入力の処理回路（１
０ｂ　）は、カウント入力の処理回路（１０ａ）と検定
周期の長短があるだけで動作は同一であるので、カウン
ト入力の処理回路（１０ａ）のみについて説明を行う。

初期状態は第１〜第５のフリップフロップ（１９１）　
　（１９２）〜（１９ｓ　）と出力用のフリップフロッ
プ（２３）がリセット状態であり、外部接点（１２ａ）
が非導通であるとする。このとき第２のスイッチング回
路（２４）は出力用のフリップフロップ（２３）のリセ
ット出力すを受けて導通し、第１のスイッチング回路（
１６）の出力側は、第１及び第２のプルアップ抵抗（１
７ａ）（１７ｃ）の両方から給電を受けている。この状
態では、クロック信号ａの発生タイミングで第１のスイ
ッチング回路（１６）が導通しても、外部接点（１２ａ
）に通電しないので、第１のインバータ（１８）の出力
は“Ｌ”レベルのままでシフトレジスタ回路（１９）の
状態は変化しない。

しかし、この状態で、外部接点（１２ａ）が閉じると、
クロック信号ａの発生タイミングで第１のスイッチング
回路（１６）が導通したとき、第１及び第２のプルアッ
プ抵抗（１７ａ）（１７ｃ）から入力端子（ｌｌａ）を
通して、外部接点（１２ａ）にパルス電流Ｃ−イが通電
する。このパルス電流は２個のプルアップ抵抗から給電
するので大きな値のものとなり、外部接点（１２ａ）の
導通状態を安定化する。なおこのパルス電流の立ち上が
りはコンデンサ（１７ｂ）の充電電荷の急速放電により
鋭いものとなっている。このように外部接点（１２ａ）
にパルス電流Ｃが流れると、第１のインバータ（１８）
の入力側がＬ”レベル、その出力側が“Ｈ″レベルなる
ので、第１のフリップフロップ（１９１）は、このとき
同時に発生するクロック信号ａでセットされる。

このセット状態はこれに続くクロック信号ａでシフトさ
れるので、外部接点（１２ａ）の導通状態がこの後も続
くと、４発目のクロック信号ａの発生タイミングで、第
１〜第４のフリップフロップ（１９１）〜（１９４）が
セット状態になる。このとき第５のフリップフロップ（
１９ｓ　）はリセット状態であるので、第１の論理ゲー
ト（２１）の出力条件をみたすことになる。そしてこの
第１の論理イー）　（２１）の出力は出力用フリップフ
ロップ（２３）をセット状態にする。このため、そのリ
セット出力てば２Ｌ″レベルとなり、第２のスイッチン
グ回路（２４）を閉状態とし、第２のプルアップ抵抗（
１７ｃ　）を第１のプルアップ抵抗（１７ａ）から切り
離す。

これによって、第１のインバータ（１８）の入力側は第
１のプルアップ抵抗（１７ａ）からのみ給電を受けるこ
とになり、第１のスイッチング回路（１６）の導通時の
外部接点（１２ａ）の電流は半減する。このように導通
時から非導通への変化時に高い抵抗でプルアップし、ま
た逆に導通から非導通への変化時に低い抵抗でプルアッ
プする理由は、■外部接点の接地による低インピーダン
ス検出と、開放による高インピーダンス検出の夫々を、
第１のインバータ（１８）のシュミットレベルから見て
最適条件で行わせること、並びに■電力消費を減少させ
ることにある。

この電流の半減状態で、外部接点の導通状態が続けば、
クロック信号ａの発生タイミングで小さなパルス電流Ｃ
−口が通電し続ける。

そして外部接点（１２ａ）が非導通になると第１のイン
バータ（１８）は“Ｌ”レベル信号を発生し続けるよう
になる。この“Ｌ”レベル信号はクロック信号ａの発生
タイミングで、シフトレジスタ回路（１９）にシフトさ
れるので、非導通になった以後の４発目のクロック信号
で第２〜第４のフリップフロック（１９２）　　（１９
３）（１９４）がリセット出力ｄを発生する。このとき
第５のフリップフロップ（１９ｓ　）はセット状態であ
るので、第２の論理ゲート（２２）の検出条件が満足さ
れ、第２の論理イー）　（２２）の出力によって出力用
フリップフロップ（２３）はリセットされる。これによ
って、その出力端子Ｑは入力接点（１１ａ　）のハイイ
ンピーダンス状態を示す“Ｌ”レベル出力となる。

一方これによって出力用フリップフロップ（２３）はり
セント出力向を発生するようになるので第２のスイッチ
ング回路（２４）は、再び導通状態になる。そして第２
のプルアップ抵抗（１７ｅ　）を第１のプルアップ抵抗
（１７ａ）に並列接続し、外部接点（１２ａ）に大きな
パルス電流を通電し得る導通検出の待機状態となる。

ここで短い“Ｌ”レベルのノイズが出力端子（ｌｌａ）
に入力されても、クロック信号４発の検定周期の間、こ
れが継続しない限り、出力用フリップフロップ（２３）
はセットされることはなく、誤検出の出力は発生しない
。これはシフトレジスタ回路（１９）と第１及び第２の
論理ゲ−ｔ−（２１）　　（２２）とがデジタルフィル
タを構成しているからである。

なお入力端子（ｉｌａ）に商用電源による低周波ノイズ
が重畳して来た場合には、二個のウエナータイオＦ　（
ＺＤｔ　）　　（Ｚｎ２　）からなる過電圧吸収回路（
２５）がこれを吸収して、入力電圧を、これらのツェナ
ー電圧の正負の範囲内に抑えて回路を保護する。そして
商用電源による誘導ノイズは負の成分があるので、この
ときツェナーダイオード（ＺＤｌ）　　（Ｚｎ２　）の
接続点の電位が、一方のツェナー電圧Ｖｚｄ２、例えば
−２，３Ｖまで低下する。この接続点の負電圧は負電圧
検出回路（２６）によって検出され、その検出出力によ
ってシフトレジスタ回路（１９）の初段のフリップフロ
ップ（１９１）を強制クリアする。

これによって一時的に第１の論理ゲート（２１）の導通
検出が停止し、誘導ノイズによる誤動作を防止する。

なおリセット入力の処理回路（１０ｂ　）の動作も前記
同様に行われる。また上記説明では、入力端子（ｌｌａ
）に外部接点（１２ａ）が接続される場合について説明
したが、オーブンコレクタのトランジスタ等の他の信号
源が接続された場合でも上記同様に動作する。また、本
発明のパルス入力の処理回路ばカウンタの他にシーケン
スコントローラ等にも利用できる。

（Ｉ７） 溌四１の弐り肢 本発明は、外部接点等が接続される入力端子に、所定の
クロック信号周期に合わせてプルアップ抵抗を接続し、
入力端子の電圧の“Ｈ”“Ｌ”をデジタルフィルタによ
って処理する回路において、 デジタルフィルタが導通を検出したときには、プルアッ
プ抵抗の抵抗値を大きくするようにしたから、次のよう
な効果が得られる。

（１）　　外部接点に大電流パルスを流すのは、非導通
から導通に変化する散発のパルス発生時のみで、導通後
は小電流パルスとなる。従って、電力消費を低減し電池
寿命を伸ばして、カウンタ等の信頼性を高く、かつ保守
を容易にする。

（２）外部接点の導通状態の検出を低抵抗のプルアップ
抵抗によって行い、非導通状態の検出を高抵抗のプルア
ップ抵抗によって行うというヒステリシス特性を持たせ
、検出対象の外部接点等のハイインピーダンス状態とロ
ーインピーダンス状態の検出を夫々に最適の状態で行う
ことができ、検出精度並びに信頼性の高いメカ処理を行
うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例である接点入力の処理回路を
示す回路図、第２図は第１図に示す回路の動作状態を説
明する各部分の信号波形図である。 第３図は従来の接点入力の処理回路を示す回路図、第４
図は第３図に示す回路の動作を説明する信号波形図であ
る。 （１０）　　（１０ａ　）　　（１０ｂ　）　・−鉄線
入力の処理回路、（ｌｌａ）（ｌｌｂ）−人力接点、 （１２ａ）（１２ｂ）−一一外部接点、（１３）　−・
クロック信号発生回路、（１６）−・−第１のスイッチ
ング回路、（１７ａ　）　−第１のプルアップ抵抗、（
１７ｃ　）　−第２のプルアップ抵抗、（１８）　−−
−−一第１のインバータ、（１９）　−へシフトレジス
ト回路、 （１９ｒ　）　　（１９２）　−（１９ｓ　）　−フリ
ップフロップ、（２１）　−第１の論理ゲート、 （２２）・−第２の論理ゲート、 （２３）　−出力用フリップフロップ、（２４）−一一
第２のスイッチング回路。

Claims (1)

1. 【特許請求の範囲】 接点入力を受ける入力端子と、 所定周期のクロック信号を発生するクロック信号発生回
   路と、 上記クロック信号の発生時に導通して、前記入力端子に
   プルアップ抵抗回路から給電する第１のスイッチング回
   路と、 複数のフリップフロップを縦続接続してなり、最下段に
   受けた入力端子の“Ｌ”又は“Ｈ”状態を表す２値化信
   号を、前記クロック信号の発生タイミングで上段にシフ
   トするシフトレジスタ回路と、 このシフトレジスタ回路の最後段のフリップフロップの
   否定出力と、それより前段のｎ個のフリップフロップの
   肯定出力との同時成立を検知する第１の論理ゲートと、 このフリップフロップ回路の最後段のフリップフロップ
   の肯定出力と、それより前段のｎ個のフリップフロップ
   の否定出力との同時成立を検知する第２の論理ゲートと
   、 第１の論理ゲートの検知出力によってセットされ、第２
   の論理ゲートの検知出力によってリセットされて、入力
   信号の判定出力を発生する出力用フリップフロップと、 この出力用フリップフロップのリセット出力によって、
   上記プルアップ抵抗回路の抵抗値を低くする第２のスイ
   ッチング回路とを具備したことを特徴とする接点入力の
   処理回路。