JP2608281B2 - 接点入力の処理回路 - Google Patents
接点入力の処理回路Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は接点入力によるパルス数をカウントする電子
式カウンタ等の入力段に使用される接点入力の処理回路
に関する。
式カウンタ等の入力段に使用される接点入力の処理回路
に関する。
従来の技術 トータルカウンタ等の電子式カウンタは、外部接点の
導通によるパルス信号を受けてこれを計数し、計数値の
表示等を行うものである。この場合に外部接点の導通状
態を確実に検出するためには、電子式カウンタから外部
接点に流す電流を大きくし、接点導通の安定性を向上す
る必要がある。
導通によるパルス信号を受けてこれを計数し、計数値の
表示等を行うものである。この場合に外部接点の導通状
態を確実に検出するためには、電子式カウンタから外部
接点に流す電流を大きくし、接点導通の安定性を向上す
る必要がある。
しかし、このように電流を大きくすると、電池駆動の
トータルカウンタにおいては、電池寿命を短くし、その
製品的価値を著しく低減させる。
トータルカウンタにおいては、電池寿命を短くし、その
製品的価値を著しく低減させる。
このため第３図に示すように、外部接点（１）への通
電を所定のクロック信号周期によって行い、電力消費を
低減したものが考えられている実開昭60−119139号公
報。
電を所定のクロック信号周期によって行い、電力消費を
低減したものが考えられている実開昭60−119139号公
報。
第３図において、（２）は外部接点（１）が接続され
る入力端子、（３）は電源（４）から入力端子（２）に
給電するプルアップ抵抗、（４）は入力端子（２）の電
圧の高低を判断し、２値化信号として出力する論理ゲー
ト、（５）は電源Ｅとプルアップ抵抗（３）の間に挿入
接続されたスイッチング回路で、発振器（６）の出力す
るクロック信号ａの発生時に導通する。
る入力端子、（３）は電源（４）から入力端子（２）に
給電するプルアップ抵抗、（４）は入力端子（２）の電
圧の高低を判断し、２値化信号として出力する論理ゲー
ト、（５）は電源Ｅとプルアップ抵抗（３）の間に挿入
接続されたスイッチング回路で、発振器（６）の出力す
るクロック信号ａの発生時に導通する。
この接点入力の処理回路（７）においては、第４図に
示すように、外部接点（１）の導通期間ｂの内、クロッ
ク信号ａの発生時にのみ、外部接点（１）にパルス電流
ｃを流す。従ってパルス電流を、安定した検出に充分大
きな波高値のものとしても外部接点（１）の全導通期間
ｂの通電し続ける場合に比べて、電池寿命を長くするこ
とができる。
示すように、外部接点（１）の導通期間ｂの内、クロッ
ク信号ａの発生時にのみ、外部接点（１）にパルス電流
ｃを流す。従ってパルス電流を、安定した検出に充分大
きな波高値のものとしても外部接点（１）の全導通期間
ｂの通電し続ける場合に比べて、電池寿命を長くするこ
とができる。
発明が解決しようとする問題点 カウンタ入力としての接点出力は１発のパルスとして
検出されるので、その検出は外部接点が非導通状態から
導通状態になったタイミングのみを捉ればよい。
検出されるので、その検出は外部接点が非導通状態から
導通状態になったタイミングのみを捉ればよい。
しかし、上記従来の接点入力の処理回路（７）は外部
接点（１）が導通している期間ｂの全てに大きなパルス
電流を流し続けている。このため１発のパルスを検出し
た後に流す電流が無駄になる欠点があった。
接点（１）が導通している期間ｂの全てに大きなパルス
電流を流し続けている。このため１発のパルスを検出し
た後に流す電流が無駄になる欠点があった。
そこで、本発明は上記従来の接点入力の処理回路
（７）よりも、さらに省電力化ができる接点入力の処理
回路を提供することを目的とする。
（７）よりも、さらに省電力化ができる接点入力の処理
回路を提供することを目的とする。
問題点を解決するための手段 上記従来の問題点を解決するための本発明の手段は 外部接点の接点入力を受ける入力端子と、 所定周期のクロック信号を発生するクロック信号発生
回路と、 出力側にコンデンサを備えたプルアップ抵抗回路と、 上記クロック信号の発生時に導通して、前記入力端子
にプルアップ抵抗回路から給電する第１のスイッチング
回路と、 複数のフリップフロップを縦続接続してなり、最下段
に受けた入力端子の“L"又は“H"状態を表す２値化信号
を、前記クロック信号の発生タイミングで上段にシフト
するシフトレジスタ回路と、 このシフトレジスタ回路の最後段のフリップフロップ
の否定出力と、それより前段のｎ個のフリップフロップ
の肯定出力との同時成立を検知する第１の論理ゲート
と、 このシフトレジスタ回路の最後段のフリップフロップ
の肯定出力と、それより前段のｎ個のフリップフロップ
の否定出力との同時成立を検知する第２の論理ゲート
と、 第１の論理ゲートの検知出力によってセットされ、第
２の論理ゲートの検知出力によってリセットされて、入
力信号の判定出力を発生する出力用フリップフロップ
と、 この出力用フリップフロップのリセット出力によっ
て、上記プルアップ抵抗回路の抵抗値を低くする第２の
スイッチング回路とを具備したことを特徴とする接点入
力の処理回路である。
回路と、 出力側にコンデンサを備えたプルアップ抵抗回路と、 上記クロック信号の発生時に導通して、前記入力端子
にプルアップ抵抗回路から給電する第１のスイッチング
回路と、 複数のフリップフロップを縦続接続してなり、最下段
に受けた入力端子の“L"又は“H"状態を表す２値化信号
を、前記クロック信号の発生タイミングで上段にシフト
するシフトレジスタ回路と、 このシフトレジスタ回路の最後段のフリップフロップ
の否定出力と、それより前段のｎ個のフリップフロップ
の肯定出力との同時成立を検知する第１の論理ゲート
と、 このシフトレジスタ回路の最後段のフリップフロップ
の肯定出力と、それより前段のｎ個のフリップフロップ
の否定出力との同時成立を検知する第２の論理ゲート
と、 第１の論理ゲートの検知出力によってセットされ、第
２の論理ゲートの検知出力によってリセットされて、入
力信号の判定出力を発生する出力用フリップフロップ
と、 この出力用フリップフロップのリセット出力によっ
て、上記プルアップ抵抗回路の抵抗値を低くする第２の
スイッチング回路とを具備したことを特徴とする接点入
力の処理回路である。
作用 上記構成において、入力端子から接地信号が入力され
ると、これがクロック信号の発生タイミングで、シフト
レジスタ回路の各フリップフロップに順にシフトされて
行く。そして所定数のクロック信号が発生する間、この
接地状態が継続すると、第１の論理ゲートが出力用フリ
ップフロップをセットし、接地検出の判定出力を発生す
る。
ると、これがクロック信号の発生タイミングで、シフト
レジスタ回路の各フリップフロップに順にシフトされて
行く。そして所定数のクロック信号が発生する間、この
接地状態が継続すると、第１の論理ゲートが出力用フリ
ップフロップをセットし、接地検出の判定出力を発生す
る。
一方出力用プリップフロップが、セット状態になる
と、そのリセット出力はなくなり、プルアップ抵抗回路
の抵抗値が増加する結果、入力端子を通して外部接点に
供給される電流が減少する。この小電流パルスの通電状
態で入力端子のハイインピーダンスを検出する状態に入
るので、電池消耗を著しく低減することができる。
と、そのリセット出力はなくなり、プルアップ抵抗回路
の抵抗値が増加する結果、入力端子を通して外部接点に
供給される電流が減少する。この小電流パルスの通電状
態で入力端子のハイインピーダンスを検出する状態に入
るので、電池消耗を著しく低減することができる。
実施例 本発明を一実施例について以下説明する。
第１図に示す接点入力の処理回路（10）は電子式カウ
ンタの入力段として使用されるもので、カウント入力と
リセット入力を夫々処理する二つの処理回路（10a）（1
0b）から構成されている。なおリセット入力の処理回路
（10b）の内部構成Ａはカウント入力の処理回路（10a）
と同一構成であるので略示してある。
ンタの入力段として使用されるもので、カウント入力と
リセット入力を夫々処理する二つの処理回路（10a）（1
0b）から構成されている。なおリセット入力の処理回路
（10b）の内部構成Ａはカウント入力の処理回路（10a）
と同一構成であるので略示してある。
同図において、（11a）（11b）は外部接点（12a）（1
2b）が夫々接続される入力端子で、一方はカウント用の
接地入力、他方はリセット用の接地入力を入力させる。
2b）が夫々接続される入力端子で、一方はカウント用の
接地入力、他方はリセット用の接地入力を入力させる。
（13）はクロック信号発生回路で発振器（13a）と分
周器（13b）とからなる。この分周器（13b）は、小さな
分周比（例えば1/8）のクロック信号ａをカウント入力
の処理回路（10a）に出力し、大きな分周比（例えば1/2
4）のクロック信号ａ′をリセット入力の処理回路（10
b）に出力している。なお、この分周比の相異はカウン
ト用の接点入力とリセット用の接点入力の定格時間幅に
合わせたものである。
周器（13b）とからなる。この分周器（13b）は、小さな
分周比（例えば1/8）のクロック信号ａをカウント入力
の処理回路（10a）に出力し、大きな分周比（例えば1/2
4）のクロック信号ａ′をリセット入力の処理回路（10
b）に出力している。なお、この分周比の相異はカウン
ト用の接点入力とリセット用の接点入力の定格時間幅に
合わせたものである。
次にカウント入力の処理回路（10a）の内部構成につ
いて説明する。（14）は２個の低抵抗（14a）（14a）と
コンデンサ（14b）をＴ型接続して構成されたフィルタ
回路、（15）は入力端子のハイインピーダンス状態の電
位を安定化する高抵抗である。
いて説明する。（14）は２個の低抵抗（14a）（14a）と
コンデンサ（14b）をＴ型接続して構成されたフィルタ
回路、（15）は入力端子のハイインピーダンス状態の電
位を安定化する高抵抗である。
（16）は上記クロック信号ａの発生タイミングで導通
する第１のスイッチング回路で、アナログスイッチ等が
使用される。
する第１のスイッチング回路で、アナログスイッチ等が
使用される。
（17）はプルアップ抵抗回路で、第１のプルアップ抵
抗（17a）、コンデンサ（17b）、第２のプルアップ抵抗
（17c）、及び第２のスイッチング回路（24）から構成
されている。第１のプルアップ抵抗（17a）は第１のス
イッチング回路（16）を通して入力端子（11a）に電流
を供給するもので、例えば上記低抵抗（14a）の200倍程
度、上記高抵抗（15）の1/5程度の抵抗値のものが使用
される。コンデンサ（17b）は外部接点への過渡電流に
よって接点信頼性を向上するためのもので、立ち上がり
の電流を特に大きくすることによって、仮に接点上に薄
い酸化被膜が生じていても確実に通電させることができ
る。このコンデンサ（17b）を用いたことによって、プ
ルアップ抵抗のみの電流を相対的に小さくできる省電力
化が図れる。第２のプルアップ抵抗（17c）は第２のス
イッチング回路（24）によって、第１のプルアップ抵抗
（17a）とに対して並列接続又は分離されて、プルアッ
プ抵抗回路（17）の全体の抵抗値を２段階に変化させ
る。なお、このプルアップ抵抗回路（17）は、他の構成
例えば２個の抵抗を直列接続し、一方の抵抗を短絡する
かしないかによって、抵抗価を変化させる等の構成を採
用することもできる。
抗（17a）、コンデンサ（17b）、第２のプルアップ抵抗
（17c）、及び第２のスイッチング回路（24）から構成
されている。第１のプルアップ抵抗（17a）は第１のス
イッチング回路（16）を通して入力端子（11a）に電流
を供給するもので、例えば上記低抵抗（14a）の200倍程
度、上記高抵抗（15）の1/5程度の抵抗値のものが使用
される。コンデンサ（17b）は外部接点への過渡電流に
よって接点信頼性を向上するためのもので、立ち上がり
の電流を特に大きくすることによって、仮に接点上に薄
い酸化被膜が生じていても確実に通電させることができ
る。このコンデンサ（17b）を用いたことによって、プ
ルアップ抵抗のみの電流を相対的に小さくできる省電力
化が図れる。第２のプルアップ抵抗（17c）は第２のス
イッチング回路（24）によって、第１のプルアップ抵抗
（17a）とに対して並列接続又は分離されて、プルアッ
プ抵抗回路（17）の全体の抵抗値を２段階に変化させ
る。なお、このプルアップ抵抗回路（17）は、他の構成
例えば２個の抵抗を直列接続し、一方の抵抗を短絡する
かしないかによって、抵抗価を変化させる等の構成を採
用することもできる。
（18）はシュミット回路付きの第１のインバータで、
入力端子（11a）の“L"又は“H"状態を判定する。
入力端子（11a）の“L"又は“H"状態を判定する。
（19）はシフトレジスタ回路で、第１〜第５のフリッ
プフロップ（191）（192）…（195）を縦続接続して構
成される。これらのフリップフロップは、第２のインバ
ータ（20）を通して与えられるクロック信号ａによっ
て、第１のインバータ（18）の判定出力を、初段から後
段に順次にシフトする。
プフロップ（191）（192）…（195）を縦続接続して構
成される。これらのフリップフロップは、第２のインバ
ータ（20）を通して与えられるクロック信号ａによっ
て、第１のインバータ（18）の判定出力を、初段から後
段に順次にシフトする。
（21）は第１の論理ゲートで、第２〜第４のプリップ
フロップ（192）（193）（194）のセット出力Ｑと第５
のフリップフロップ（195）のリセット出力の論理積
をとって出力する。
フロップ（192）（193）（194）のセット出力Ｑと第５
のフリップフロップ（195）のリセット出力の論理積
をとって出力する。
（22）は第２の論理ゲートで、第２〜第４のフリップ
フロップ（192）（193）（194）のリセット出力と、
第５のプリップフロップ（195）のセット出力Ｑの論理
積をとって出力する。
フロップ（192）（193）（194）のリセット出力と、
第５のプリップフロップ（195）のセット出力Ｑの論理
積をとって出力する。
（23）は出力用のフリップフロップで、第１の論理ゲ
ート（21）によりセットされ、第２の論理ゲート（22）
の出力によりリセットされる。この出力用フリップフロ
ップ（23）のセット出力Ｑが、接点入力から雑音等の除
去処理を行ったカウント出力となる。
ート（21）によりセットされ、第２の論理ゲート（22）
の出力によりリセットされる。この出力用フリップフロ
ップ（23）のセット出力Ｑが、接点入力から雑音等の除
去処理を行ったカウント出力となる。
（24）は第２のスイッチング回路で、出力用フリップ
フロップ（23）のリセット出力によって導通する。こ
の導通によって前記第２のプルアップ抵抗（17c）が上
記第１のプルアップ抵抗（17）に並列接続される。
フロップ（23）のリセット出力によって導通する。こ
の導通によって前記第２のプルアップ抵抗（17c）が上
記第１のプルアップ抵抗（17）に並列接続される。
（25）は入力端子（11a）とアース間に接続された過
電圧吸収回路で、２個のツエナーダイオード（ZD1）（Z
D2）を逆極性に直列接続して構成されている。（26）は
負電圧検出回路で、上記２個のツエナーダイオード（ZD
1）（ZD2）の接続点の電位が、負の所定電圧以下になっ
たことを検出して、前記第１のフリップフロップ（1
91）を強制クリアする。
電圧吸収回路で、２個のツエナーダイオード（ZD1）（Z
D2）を逆極性に直列接続して構成されている。（26）は
負電圧検出回路で、上記２個のツエナーダイオード（ZD
1）（ZD2）の接続点の電位が、負の所定電圧以下になっ
たことを検出して、前記第１のフリップフロップ（1
91）を強制クリアする。
次に上記構成の接点入力の処理回路（10）の動作につ
いて、第２図に示す波形図に従って説明する。なお、こ
の回路（10）を構成するリセット入力の処理回路（10
b）は、カウント入力の処理回路（10a）と検定周期の長
短があるだけで動作は同一であるので、カウント入力の
処理回路（10a）のみについて説明を行う。
いて、第２図に示す波形図に従って説明する。なお、こ
の回路（10）を構成するリセット入力の処理回路（10
b）は、カウント入力の処理回路（10a）と検定周期の長
短があるだけで動作は同一であるので、カウント入力の
処理回路（10a）のみについて説明を行う。
初期状態は第１〜第５のフリップフロップ（191）（1
92）〜（195）と出力用のフリップフロップ（23）がリ
セット状態であり、外部接点（12c）が非導通であると
する。このとき第２のスイッチング回路（24）は出力用
のフリップフロップ（23）のリセット出力を受けて導
通し、第１のスイッチング回路（16）の出力側は、第１
及び第２のプルアップ抵抗（17a）（17c）の両方から給
電を受けている。この状態では、クロック信号ａの発生
タイミングで第１のスイッチング回路（16）が導通して
も、外部接点（12a）に通電しないので、第１のインバ
ータ（18）の出力は“L"レベルのままでシフトレジスタ
回路（19）の状態は変化しない。
92）〜（195）と出力用のフリップフロップ（23）がリ
セット状態であり、外部接点（12c）が非導通であると
する。このとき第２のスイッチング回路（24）は出力用
のフリップフロップ（23）のリセット出力を受けて導
通し、第１のスイッチング回路（16）の出力側は、第１
及び第２のプルアップ抵抗（17a）（17c）の両方から給
電を受けている。この状態では、クロック信号ａの発生
タイミングで第１のスイッチング回路（16）が導通して
も、外部接点（12a）に通電しないので、第１のインバ
ータ（18）の出力は“L"レベルのままでシフトレジスタ
回路（19）の状態は変化しない。
しかし、この状態で、外部接点（12a）が閉じると、
クロック信号ａの発生タイミングで第１のスイッチング
回路（16）が導通したとき、第１及び第２のプルアップ
抵抗（17a）（17c）から入力端子（11a）を通して、外
部接点（12a）にパルス電流Ｃ−イが通電する。このパ
ルス電流は２個のプルアップ抵抗から給電するので大き
な値のものとなり、外部接点（12a）の導通状態を安定
化する。なおこのパルス電流の立ち上がりはコンデンサ
（17b）の充電電荷の急速放電により鋭いものとなって
いる。このように外部接点（12a）にパルス電流Ｃが流
れると、第１のインバータ（18）の入力側が“L"レベ
ル、その出力側が“H"レベルになるので、第１のフリッ
プフロップ（191）は、このとき同時に発生するクロッ
ク信号ａでセットされる。このセット状態はこれに続く
クロック信号ａでシフトされるので、外部接点（12a）
の導通状態がこの後も続くと、４発目のクロック信号ａ
の発生タイミングで、第１〜第４のフリップフロップ
（191）〜（194）がセット状態になる。このとき第５の
フリップフロップ（195）はリセット状態であるのて、
第１の論理ゲート（21）の出力条件をみたすことにな
る。そしてこの第１の論理ゲート（21）の出力は出力用
フリップフロップ（23）をセット状態にする。このた
め、そのリセット出力は“L"レベルとなり、第２のス
イッチング回路（24）を閉状態とし、第２のプルアップ
抵抗（17c）を第１のプルアップ抵抗（17a）から切り離
す。
クロック信号ａの発生タイミングで第１のスイッチング
回路（16）が導通したとき、第１及び第２のプルアップ
抵抗（17a）（17c）から入力端子（11a）を通して、外
部接点（12a）にパルス電流Ｃ−イが通電する。このパ
ルス電流は２個のプルアップ抵抗から給電するので大き
な値のものとなり、外部接点（12a）の導通状態を安定
化する。なおこのパルス電流の立ち上がりはコンデンサ
（17b）の充電電荷の急速放電により鋭いものとなって
いる。このように外部接点（12a）にパルス電流Ｃが流
れると、第１のインバータ（18）の入力側が“L"レベ
ル、その出力側が“H"レベルになるので、第１のフリッ
プフロップ（191）は、このとき同時に発生するクロッ
ク信号ａでセットされる。このセット状態はこれに続く
クロック信号ａでシフトされるので、外部接点（12a）
の導通状態がこの後も続くと、４発目のクロック信号ａ
の発生タイミングで、第１〜第４のフリップフロップ
（191）〜（194）がセット状態になる。このとき第５の
フリップフロップ（195）はリセット状態であるのて、
第１の論理ゲート（21）の出力条件をみたすことにな
る。そしてこの第１の論理ゲート（21）の出力は出力用
フリップフロップ（23）をセット状態にする。このた
め、そのリセット出力は“L"レベルとなり、第２のス
イッチング回路（24）を閉状態とし、第２のプルアップ
抵抗（17c）を第１のプルアップ抵抗（17a）から切り離
す。
これによって、第１のインバータ（18）の入力側は第
１のプルアップ抵抗（17a）からのみ給電を受けること
になり、第１のスイッチング回路（16）の導通時の外部
接点（12a）の電流は半減する。このように導通時から
非導通への変化時に高い抵抗でプルアップし、また逆に
導通から非導通への変化時に低い抵抗でプルアップする
理由は、外部接点の接地による低インピーダンス検出
と、開放による高インピーダンス検出の夫々を、第１の
インバータ（18）のシュミットレベルから見て最適条件
で行わせること、並びに電力消費を減少させることに
ある。
１のプルアップ抵抗（17a）からのみ給電を受けること
になり、第１のスイッチング回路（16）の導通時の外部
接点（12a）の電流は半減する。このように導通時から
非導通への変化時に高い抵抗でプルアップし、また逆に
導通から非導通への変化時に低い抵抗でプルアップする
理由は、外部接点の接地による低インピーダンス検出
と、開放による高インピーダンス検出の夫々を、第１の
インバータ（18）のシュミットレベルから見て最適条件
で行わせること、並びに電力消費を減少させることに
ある。
この電流の半減状態で、外部接点の導通状態が続け
ば、クロック信号ａの発生タイミングで小さなパルス電
流ｃ−ロが通電し続ける。
ば、クロック信号ａの発生タイミングで小さなパルス電
流ｃ−ロが通電し続ける。
そして外部接点（12a）が非導通になると第１のイン
バータ（18）は“L"レベル信号を発生し続けるようにな
る。この“L"レベル信号はクロック信号ａの発生タイミ
ングで、シフトレジスタ回路（19）にシフトされるの
で、非導通になった以後の４発目のクロック信号で第２
〜第４のフリップフロック（192）（193）（194）がリ
セット出力を発生する。このとき第５のフリップフロ
ップ（195）はセット状態であるので、第２の論理ゲー
ト（22）の検出条件が満足され、第２の論理ゲート（2
2）の出力によって出力用フリップフロップ（23）はリ
セットされる。これによって、その出力端子Ｑは入力接
点（11a）のハイインピーダンス状態を示す“L"レベル
出力となる。
バータ（18）は“L"レベル信号を発生し続けるようにな
る。この“L"レベル信号はクロック信号ａの発生タイミ
ングで、シフトレジスタ回路（19）にシフトされるの
で、非導通になった以後の４発目のクロック信号で第２
〜第４のフリップフロック（192）（193）（194）がリ
セット出力を発生する。このとき第５のフリップフロ
ップ（195）はセット状態であるので、第２の論理ゲー
ト（22）の検出条件が満足され、第２の論理ゲート（2
2）の出力によって出力用フリップフロップ（23）はリ
セットされる。これによって、その出力端子Ｑは入力接
点（11a）のハイインピーダンス状態を示す“L"レベル
出力となる。
一方これによって出力用フリップフロップ（23）はリ
セット出力を発生するようになるので第２のスイッチ
ング回路（24）は、再び導通状態になる。そして第２の
プルアップ抵抗（17c）を第１のプルアップ抵抗（17a）
に並列接続し、外部接点（12a）に大きなパルス電流を
通電し得る導通検出の待機状態となる。
セット出力を発生するようになるので第２のスイッチ
ング回路（24）は、再び導通状態になる。そして第２の
プルアップ抵抗（17c）を第１のプルアップ抵抗（17a）
に並列接続し、外部接点（12a）に大きなパルス電流を
通電し得る導通検出の待機状態となる。
ここで短い“L"レベルのノイズが出力端子（11a）に
入力されても、クロック信号４発の検定周期の間、これ
が継続しない限り、出力用フリップフロップ（23）はセ
ットされることはなく、誤検出の出力は発生しない。こ
れはシフトレジスタ回路（19）と第１及び第２の論理ゲ
ート（21）（22）とがデジタルフィルタを構成している
からである。
入力されても、クロック信号４発の検定周期の間、これ
が継続しない限り、出力用フリップフロップ（23）はセ
ットされることはなく、誤検出の出力は発生しない。こ
れはシフトレジスタ回路（19）と第１及び第２の論理ゲ
ート（21）（22）とがデジタルフィルタを構成している
からである。
なお入力端子（11a）に商用電源による低周波ノイズ
が重畳して来た場合には、二個のツエナーダイオード
（ZD1）（ZD2）からなる過電圧吸収回路（25）がこれを
吸収して、入力電圧を、これらのツエナー電圧の正負の
範囲内に抑えて回路を保護する。そして商用電源による
誘導ノイズは負の成分があるので、このときツエナーダ
イオード（ZD1）（ZD2）の接続点の電位が、一方のツエ
ナー電圧Vzd2、例えば−2.3Vまで低下する。この接続点
の負電圧は負電圧検出回路（26）によって検出され、そ
の検出出力によってシフトレジスタ回路（19）の初段の
フリップフロップ（191）を強制クリアする。
が重畳して来た場合には、二個のツエナーダイオード
（ZD1）（ZD2）からなる過電圧吸収回路（25）がこれを
吸収して、入力電圧を、これらのツエナー電圧の正負の
範囲内に抑えて回路を保護する。そして商用電源による
誘導ノイズは負の成分があるので、このときツエナーダ
イオード（ZD1）（ZD2）の接続点の電位が、一方のツエ
ナー電圧Vzd2、例えば−2.3Vまで低下する。この接続点
の負電圧は負電圧検出回路（26）によって検出され、そ
の検出出力によってシフトレジスタ回路（19）の初段の
フリップフロップ（191）を強制クリアする。
これによって一時的に第１の論理ゲート（21）の導通
検出が停止し、誘導ノイズによる誤動作を防止する。
検出が停止し、誘導ノイズによる誤動作を防止する。
なおリセット入力の処理回路（10b）の動作も前記同
様に行われる。また上記説明では、入力端子（11a）に
外部接点（12a）が接続される場合について説明した
が、オープンコレクタのトランジスタ等の他の信号源が
接続された場合でも上記同様に動作する。また、本発明
のパルス入力の処理回路はカウンタの他にシーケンスコ
ントローラ等にも利用できる。
様に行われる。また上記説明では、入力端子（11a）に
外部接点（12a）が接続される場合について説明した
が、オープンコレクタのトランジスタ等の他の信号源が
接続された場合でも上記同様に動作する。また、本発明
のパルス入力の処理回路はカウンタの他にシーケンスコ
ントローラ等にも利用できる。
発明の効果 本発明は、外部接点等が接続される入力端子に、所定
のクロック信号周期に合わせて、コンデンサ17bを備え
たプルアップ抵抗を接続し、入力端子の電圧の“H"“L"
をデジタルフィルタによって処理する回路において、 デジタルフィルタが導通を検出したときには、プルア
ップ抵抗の抵抗値を大きくするようにしたから、次のよ
うな効果が得られる。
のクロック信号周期に合わせて、コンデンサ17bを備え
たプルアップ抵抗を接続し、入力端子の電圧の“H"“L"
をデジタルフィルタによって処理する回路において、 デジタルフィルタが導通を検出したときには、プルア
ップ抵抗の抵抗値を大きくするようにしたから、次のよ
うな効果が得られる。
（１） 外部接点に大電流パルスを流すのは、非導通か
ら導通に変化する数発のパルス発生時のみで、導通後は
小電流パルスとなる。従って、電力消費を低減し電池寿
命を伸ばして、カウンタ等の信頼性を高く、かつ保守を
容易にする。特に、この大電流パルスは、コンデンサ17
bの急速放電によって立ち上がりが鋭くなっており、こ
のコンデンサを設けない場合に比べて少ない消費電力で
接点導通を確実に行なうことができる。
ら導通に変化する数発のパルス発生時のみで、導通後は
小電流パルスとなる。従って、電力消費を低減し電池寿
命を伸ばして、カウンタ等の信頼性を高く、かつ保守を
容易にする。特に、この大電流パルスは、コンデンサ17
bの急速放電によって立ち上がりが鋭くなっており、こ
のコンデンサを設けない場合に比べて少ない消費電力で
接点導通を確実に行なうことができる。
（２） 外部接点の導通状態の検出を低抵抗のプルアッ
プ抵抗によって行い、非導通状態の検出を高抵抗のプル
アップ抵抗によって行うというヒステリシス特性を持た
せ、検出対象の外部接点等のハイインピーダンス状態と
ローインピーダンス状態の検出を夫々に最適の状態で行
うことができ、検出精度並びに信頼性の高いメカ処理を
行うことができる。
プ抵抗によって行い、非導通状態の検出を高抵抗のプル
アップ抵抗によって行うというヒステリシス特性を持た
せ、検出対象の外部接点等のハイインピーダンス状態と
ローインピーダンス状態の検出を夫々に最適の状態で行
うことができ、検出精度並びに信頼性の高いメカ処理を
行うことができる。
第１図は本発明の一実施例である接点入力の処理回路を
示す回路図、第２図は第１図に示す回路の動作状態を説
明する各部分の信号波形図である。 第３図は従来の接点入力の処理回路を示す回路図、第４
図は第３図に示す回路の動作を説明する信号波形図であ
る。 （10）（10a）（10b）……鉄線入力の処理回路、 （11a）（11b）……入力接点、 （12a）（12b）……外部接点、 （13）……クロック信号発生回路、 （16）……第１のスイッチング回路、 （17a）……第１のプルアップ抵抗、 （17c）……第２のプルアップ抵抗、 （18）……第１のインバータ、 （19）……シフトレジスタ回路、 （191）（192）…（195）……フリップフロップ、 （21）……第１の論理ゲート、 （22）……第２の論理ゲート、 （23）……出力用フリップフロップ、 （24）……第２のスイッチング回路。
示す回路図、第２図は第１図に示す回路の動作状態を説
明する各部分の信号波形図である。 第３図は従来の接点入力の処理回路を示す回路図、第４
図は第３図に示す回路の動作を説明する信号波形図であ
る。 （10）（10a）（10b）……鉄線入力の処理回路、 （11a）（11b）……入力接点、 （12a）（12b）……外部接点、 （13）……クロック信号発生回路、 （16）……第１のスイッチング回路、 （17a）……第１のプルアップ抵抗、 （17c）……第２のプルアップ抵抗、 （18）……第１のインバータ、 （19）……シフトレジスタ回路、 （191）（192）…（195）……フリップフロップ、 （21）……第１の論理ゲート、 （22）……第２の論理ゲート、 （23）……出力用フリップフロップ、 （24）……第２のスイッチング回路。
Claims (1)
- 【請求項１】外部接点の接点入力を受ける入力端子と、 所定周期のクロック信号を発生するクロック信号発生回
路と、 出力側にコンデンサを備えたプルアップ抵抗回路と、 上記クロック信号の発生時に導通して、前記入力端子に
プルアップ抵抗回路から給電する第１のスイッチング回
路と、 複数のフリップフロップを縦続接続してなり、最下段に
受けた入力端子の“L"又は“H"状態を表す２値化信号
を、前記クロック信号の発生タイミングで上段にシフト
するシフトレジスタ回路と、 このシフトレジスタ回路の最後段のフリップフロップの
否定出力と、それより前段のｎ個のフリップフロップの
肯定出力との同時成立を検知する第１の論理ゲートと、 このシフトレジスタ回路の最後段のフリップフロップの
肯定出力と、それより前段のｎ個のフリップフロップの
否定出力との同時成立を検知する第２の論理ゲートと、 第１の論理ゲートの検知出力によってセットされ、第２
の論理ゲートの検知出力によってリセットされて、入力
信号の判定出力を発生する出力用フリップフロップと、 この出力用フリップフロップのリセット出力によって、
上記プルアップ抵抗回路の抵抗値を低くする第２のスイ
ッチング回路とを具備したことを特徴とする接点入力の
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043910A JP2608281B2 (ja) | 1987-02-25 | 1987-02-25 | 接点入力の処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043910A JP2608281B2 (ja) | 1987-02-25 | 1987-02-25 | 接点入力の処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209221A JPS63209221A (ja) | 1988-08-30 |
| JP2608281B2 true JP2608281B2 (ja) | 1997-05-07 |
Family
ID=12676869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043910A Expired - Fee Related JP2608281B2 (ja) | 1987-02-25 | 1987-02-25 | 接点入力の処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608281B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282066A (en) * | 1975-12-27 | 1977-07-08 | Omron Tateisi Electronics Co | Circuit for photoelectric switch |
| JPS53117932A (en) * | 1977-03-25 | 1978-10-14 | Hitachi Ltd | Input circuit |
| JPS54104737A (en) * | 1978-02-03 | 1979-08-17 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5776923A (en) * | 1980-10-30 | 1982-05-14 | Oki Electric Ind Co Ltd | Signal input circuit |
-
1987
- 1987-02-25 JP JP62043910A patent/JP2608281B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209221A (ja) | 1988-08-30 |
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