JPS63209173A - 絶縁ゲ−ト型サイリスタの電極配線構造 - Google Patents
絶縁ゲ−ト型サイリスタの電極配線構造Info
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- JPS63209173A JPS63209173A JP4135787A JP4135787A JPS63209173A JP S63209173 A JPS63209173 A JP S63209173A JP 4135787 A JP4135787 A JP 4135787A JP 4135787 A JP4135787 A JP 4135787A JP S63209173 A JPS63209173 A JP S63209173A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔尾切の目的〕
（産業上の利用分野）
本活量は、絶縁ゲート載サイリスタの９億配鎌構造に関
する。
する。
（従来の技討）
絶縁ゲート駿ナイリスタは、ゲート電極に直圧を印υ口
すると第２４４をエミツタ層と第２導４ＭベースＩｄと
が絶縁ゲート櫨トランジスタにより短絡されることによ
ってターンオンするサイリスタである。この■乍は電圧
・［ｔｌＪ ８１型であるため小さなデート―カしか必
要こしない。し力１し、この構成だけでは自己ターンオ
フができないため、第１４′を型ベースｌ−に剃陶屯極
を設け、この制−１甑に負のバイアスを印ｖ口してアノ
ード４流の−Ｓｔベース心流として外部１ｃ排出するこ
とにより自己ターンオフするようＶＣ構構成れる絶縁ゲ
ート型サイリスタが提案されている。
すると第２４４をエミツタ層と第２導４ＭベースＩｄと
が絶縁ゲート櫨トランジスタにより短絡されることによ
ってターンオンするサイリスタである。この■乍は電圧
・［ｔｌＪ ８１型であるため小さなデート―カしか必
要こしない。し力１し、この構成だけでは自己ターンオ
フができないため、第１４′を型ベースｌ−に剃陶屯極
を設け、この制−１甑に負のバイアスを印ｖ口してアノ
ード４流の−Ｓｔベース心流として外部１ｃ排出するこ
とにより自己ターンオフするようＶＣ構構成れる絶縁ゲ
ート型サイリスタが提案されている。
第２図は自己ターンオフが可能な絶縁ゲート型サイリス
タの素子断面図である５図にＳいて、１はｐ型エミッタ
噛、２はｎ＋型バッファ一層、３はｎ型ベース層、４は
ｐ型ベースｊ−１５はｎ型エミッタ１−である。ｐ型エ
ミッタ層ｌにはアノード電極６が、ｎ型エミツタ層５に
はカソード電極【２がそれぞれオーミックに嘔付けられ
てサイリスタｄｊ造を収している。ｎ型エミツタ層５と
ｎ型ベース１藷３０間に挟まれたｐ型ベースｊ＃ ４茨
面にゲート絶縁膜７を介してゲート電極８を形成してタ
ーンオン用ｎチャネル絶縁ゲートトランジスタを構成し
ている。９はゲートｔ＋Ｉｉ８を低抵抗１ヒするための
金属膜である。ゲート電極８に正の電圧を印り口すると
、ｎ型エミッタｔｆＩＩ５はゲートを極８の下のｐ型ベ
ース７４４衆面にできたチャネルを介してｎ型ベース層
３と短絡し、ｎ型ベースｆｉｌ ３内に電子が注入され
る。ｐ型エミッタ４１からはそれに見廿りた献の正孔が
ｎ型ベース１ｆ１円に注入されて、その結果サイリスタ
はターンオンスル。一方、ｐ型ベー：２．１ｉ４Ｖｃは
制６１１１ｆｊｌｌが設はラレテイル。
タの素子断面図である５図にＳいて、１はｐ型エミッタ
噛、２はｎ＋型バッファ一層、３はｎ型ベース層、４は
ｐ型ベースｊ−１５はｎ型エミッタ１−である。ｐ型エ
ミッタ層ｌにはアノード電極６が、ｎ型エミツタ層５に
はカソード電極【２がそれぞれオーミックに嘔付けられ
てサイリスタｄｊ造を収している。ｎ型エミツタ層５と
ｎ型ベース１藷３０間に挟まれたｐ型ベースｊ＃ ４茨
面にゲート絶縁膜７を介してゲート電極８を形成してタ
ーンオン用ｎチャネル絶縁ゲートトランジスタを構成し
ている。９はゲートｔ＋Ｉｉ８を低抵抗１ヒするための
金属膜である。ゲート電極８に正の電圧を印り口すると
、ｎ型エミッタｔｆＩＩ５はゲートを極８の下のｐ型ベ
ース７４４衆面にできたチャネルを介してｎ型ベース層
３と短絡し、ｎ型ベースｆｉｌ ３内に電子が注入され
る。ｐ型エミッタ４１からはそれに見廿りた献の正孔が
ｎ型ベース１ｆ１円に注入されて、その結果サイリスタ
はターンオンスル。一方、ｐ型ベー：２．１ｉ４Ｖｃは
制６１１１ｆｊｌｌが設はラレテイル。
このサイリスタをターンオフする時は、この利（２）電
極１１に負のバイアスを印υ口すると、ｎ型エミッタ＋
４５を通りてカソード電極１２へ流れていたアノード電
流の一部がベースＩｄＬｆｆｔ、として制−電極１１か
ら外部へ排出され、その結果サイリスタはターンオフす
る。なお、このＩＩＩ ＠ ｔ％ｉ１１はターンオンの
時にも使用することができる。即ち、ターンオンの絵に
、デー） ２ ＋＊ ｓに正の電圧を印７ＪＯすると同
時に、ｉｆｆ！Ｎａ１電極１１にも正の電圧２印＋Ｊ［
ｌしてｐ型ベース層４にベース電流を送りこめば。
極１１に負のバイアスを印υ口すると、ｎ型エミッタ＋
４５を通りてカソード電極１２へ流れていたアノード電
流の一部がベースＩｄＬｆｆｔ、として制−電極１１か
ら外部へ排出され、その結果サイリスタはターンオフす
る。なお、このＩＩＩ ＠ ｔ％ｉ１１はターンオンの
時にも使用することができる。即ち、ターンオンの絵に
、デー） ２ ＋＊ ｓに正の電圧を印７ＪＯすると同
時に、ｉｆｆ！Ｎａ１電極１１にも正の電圧２印＋Ｊ［
ｌしてｐ型ベース層４にベース電流を送りこめば。
ｎ型エミツタ層５０両側からターンオンが進行し。
ターンオン時間を短（することができる。ｌＯはゲート
絶縁膜８とカソード電極１２とを絶縁する絶縁膜であり
、１３はセｔｌｉ［［極１１とカソード電極１２とを絶
縁する絶縁膜である。
絶縁膜８とカソード電極１２とを絶縁する絶縁膜であり
、１３はセｔｌｉ［［極１１とカソード電極１２とを絶
縁する絶縁膜である。
この絶縁ゲート型サイリスタを嶋速にターンオン、ター
ンオフするためＩｃはｎｆｉエミッタ４５の１鴫の政・
洲比が不可欠である。即ち、ターンオンする慟廿には、
最初ｐ型ベース層４の端部から起こる注入がｎ型エミツ
タ層５全体に広がるまでにはプラズマスプレッドするた
めの時間を要するのでｎ型エミッタ１５０幅が小さいほ
どターンオフ時間は少なくてすむと、一方、ターンオフ
する１合ＶＣは、ｎ型エミッタ１−５の下のｐ型ベース
層４の抵抗が小さいほど；ｌｌＪ＠ｔｔ、＠１１から効
率良（ベース電流を引き出せるのでｎ型エミッタ；ｉ＃
５０幅が小さいほどターンオフ時間が少なくてすむため
である。
ンオフするためＩｃはｎｆｉエミッタ４５の１鴫の政・
洲比が不可欠である。即ち、ターンオンする慟廿には、
最初ｐ型ベース層４の端部から起こる注入がｎ型エミツ
タ層５全体に広がるまでにはプラズマスプレッドするた
めの時間を要するのでｎ型エミッタ１５０幅が小さいほ
どターンオフ時間は少なくてすむと、一方、ターンオフ
する１合ＶＣは、ｎ型エミッタ１−５の下のｐ型ベース
層４の抵抗が小さいほど；ｌｌＪ＠ｔｔ、＠１１から効
率良（ベース電流を引き出せるのでｎ型エミッタ；ｉ＃
５０幅が小さいほどターンオフ時間が少なくてすむため
である。
しかし、このような要求に従りてｎ型工ξツタ１１５の
幅をづ＼さくしていくと、素子の実効的な通１Ｍ、面積
は減少してしまうことになる。これを回避するためには
、ｎ型エミツタ層５０幅を小さくすると同時に、その池
の部分の寸法も微細化してい（必昶がある。その時に最
も問題となるのが電極配線の高抵抗比である。従来の絶
縁ゲート型サイリスタでは、ゲート′ｃ！ｉ極１０とカ
ソード電極１２については低抵抗比するための方策をＡ
じている。
幅をづ＼さくしていくと、素子の実効的な通１Ｍ、面積
は減少してしまうことになる。これを回避するためには
、ｎ型エミツタ層５０幅を小さくすると同時に、その池
の部分の寸法も微細化してい（必昶がある。その時に最
も問題となるのが電極配線の高抵抗比である。従来の絶
縁ゲート型サイリスタでは、ゲート′ｃ！ｉ極１０とカ
ソード電極１２については低抵抗比するための方策をＡ
じている。
ゲート１極１００幅が小さくなＶ配−抵抗が大きくなる
と、ゲート”！を他１０を流れるｔ九が減少するのでゲ
ートｔｍｌｏに正礪圧を印７Ｊｕ Ｌ／てから絶縁ゲー
トが充電されてｐ型ベース層４４部の表面にチャネルが
できるまでの時間が長くなり、ターンオン時間がのびて
しまう。これを防ぐためにはゲート電極８の材料として
一役的に使用されているドープドポリシリコンよりも抵
抗率の小さな金鴎珪比、吻や金１そのものをゲート電極
８の上に形成する方法が有効である。金目はドープドポ
リシリコンに比べてシート抵抗値が１／１００Ｌかない
ので膜厚が薄（でも十分に低抵抗比でき、ゲート電極の
厚さを薄（して設差を小さくすることができ多１１ｉ！
配球にも適している。一方、のカソード電極」２はｎｆ
ｉエミッタ層５の上にだけ２線したのでは抵抗が高（な
るので、ゲート電極８ｚよび訓−′ｄ極１１の上に絶縁
＠１０２よび絶縁膜１３を形成し。
と、ゲート”！を他１０を流れるｔ九が減少するのでゲ
ートｔｍｌｏに正礪圧を印７Ｊｕ Ｌ／てから絶縁ゲー
トが充電されてｐ型ベース層４４部の表面にチャネルが
できるまでの時間が長くなり、ターンオン時間がのびて
しまう。これを防ぐためにはゲート電極８の材料として
一役的に使用されているドープドポリシリコンよりも抵
抗率の小さな金鴎珪比、吻や金１そのものをゲート電極
８の上に形成する方法が有効である。金目はドープドポ
リシリコンに比べてシート抵抗値が１／１００Ｌかない
ので膜厚が薄（でも十分に低抵抗比でき、ゲート電極の
厚さを薄（して設差を小さくすることができ多１１ｉ！
配球にも適している。一方、のカソード電極」２はｎｆ
ｉエミッタ層５の上にだけ２線したのでは抵抗が高（な
るので、ゲート電極８ｚよび訓−′ｄ極１１の上に絶縁
＠１０２よび絶縁膜１３を形成し。
その上に素子全面にわたりてカソードｌ！！１１２を厚
（形成する方法がとられてきた。カソード電極１２はア
ノード電流が流れるため素子の中で最も低抵抗比しなけ
ればならないため、このように一番上層に厚（形成する
ことが不可欠である。最後に残った制御ＩＩａｔ極１１
については、従来の配線構造では膜厚を厚くするしかな
（低抵抗Ｃヒには限界がありた。そのため、制菌電極１
１からベース電流が効率良く引き出せずターンオフ時間
が長くなったり１幅の侠い制＃Ｉｌ極の末端ではターン
オフが遅れてアノードＴｊＬＲ，が集中し破壊に至ると
いう問題が生じていた。
（形成する方法がとられてきた。カソード電極１２はア
ノード電流が流れるため素子の中で最も低抵抗比しなけ
ればならないため、このように一番上層に厚（形成する
ことが不可欠である。最後に残った制御ＩＩａｔ極１１
については、従来の配線構造では膜厚を厚くするしかな
（低抵抗Ｃヒには限界がありた。そのため、制菌電極１
１からベース電流が効率良く引き出せずターンオフ時間
が長くなったり１幅の侠い制＃Ｉｌ極の末端ではターン
オフが遅れてアノードＴｊＬＲ，が集中し破壊に至ると
いう問題が生じていた。
（色間が解決しようとする問題点）
以上のように従来の絶縁ゲート型サイリスタの１峨配緑
構造では、１ｌＨａｔ極の抵抗が太き（、ターンオフ能
力が低いという問題があった。
構造では、１ｌＨａｔ極の抵抗が太き（、ターンオフ能
力が低いという問題があった。
本錯明は、この様な問題を解決した絶縁ゲート型サイリ
スタの成極配、銀構造を提供することを目的とす・ｂｏ 〔清明の４戎〕 （間遣屯を解決するための手段） 本清明のｆ３縁ゲート型サイリスタの′亀他配線構債は
、１ｆｌＪ ＦＭＪ’、ｔ ｆｆｌの厚さを増すだけで
な（平面方向にも延在させたことを１！！徴とする。
スタの成極配、銀構造を提供することを目的とす・ｂｏ 〔清明の４戎〕 （間遣屯を解決するための手段） 本清明のｆ３縁ゲート型サイリスタの′亀他配線構債は
、１ｆｌＪ ＦＭＪ’、ｔ ｆｆｌの厚さを増すだけで
な（平面方向にも延在させたことを１！！徴とする。
（作用）
本発明の電極配線構造によれば、制御電極の断面積を数
倍にできるため、配線抵抗を数分の１まで小さくするこ
とができる。その結果、ターンオフ時間が短（、ピーク
ターンオフ１［流の大きな絶縁ゲート梨サイリスタを実
現することができる。
倍にできるため、配線抵抗を数分の１まで小さくするこ
とができる。その結果、ターンオフ時間が短（、ピーク
ターンオフ１［流の大きな絶縁ゲート梨サイリスタを実
現することができる。
（実施例）
以下、本発明の実施列を図面を参照して説明する。
第１図は本錯明の実施列の絶縁ゲート型サイリスタの素
子断面図である。従来例として示した第２図と対応する
部分は同じ符号を付して詳細な説明は省く。この実施列
では、ゲート電極８を慢う第１の絶縁膜１０の上までカ
ソード電極１２を延在させ隣りのセルのカソード電極と
接続し一体化して３す、更にその上に第２の絶縁膜１３
を形成し、問題の制御電極１１はまず上にのび、それか
ら儀方向にひろがり、ｎ型エミッタ１１ｉ５の上方まで
も延在している。カソードｔｔの抵抗を小さくするため
、制御を極１１の上を第３の絶縁膜１４で慢い、第２２
よび嘉３の絶縁膜１３，１４の開口部を通じてカソード
″！ＩＬ愼１３と妾続された厚い金属１鷺１５を形成し
ている。
子断面図である。従来例として示した第２図と対応する
部分は同じ符号を付して詳細な説明は省く。この実施列
では、ゲート電極８を慢う第１の絶縁膜１０の上までカ
ソード電極１２を延在させ隣りのセルのカソード電極と
接続し一体化して３す、更にその上に第２の絶縁膜１３
を形成し、問題の制御電極１１はまず上にのび、それか
ら儀方向にひろがり、ｎ型エミッタ１１ｉ５の上方まで
も延在している。カソードｔｔの抵抗を小さくするため
、制御を極１１の上を第３の絶縁膜１４で慢い、第２２
よび嘉３の絶縁膜１３，１４の開口部を通じてカソード
″！ＩＬ愼１３と妾続された厚い金属１鷺１５を形成し
ている。
この実施列によれば、制御電極１１の断面積が数倍にな
り、その結果抵抗は数分の１となって大きなターンオフ
能力を得ることができる。壇だ。
り、その結果抵抗は数分の１となって大きなターンオフ
能力を得ることができる。壇だ。
−斉上層＃／ｃ厚い泊礪１極１５が形成されるのでカソ
ード４極１２の抵抗も従来例と同様に小さな籠にするこ
とができる。
ード４極１２の抵抗も従来例と同様に小さな籠にするこ
とができる。
以上述べたように本発明によれば、制御ｌＫｌ電極の厚
さを増すだけでなく１黄方向にも延在させることによっ
て、ｍ１Ｈｌ！ａ電極の抵抗を数分の１にし、ターンオ
フ時間が短く、ピークターンオフ電流の大きい絶縁ゲー
ト型サイリスクを実現することができる。
さを増すだけでなく１黄方向にも延在させることによっ
て、ｍ１Ｈｌ！ａ電極の抵抗を数分の１にし、ターンオ
フ時間が短く、ピークターンオフ電流の大きい絶縁ゲー
ト型サイリスクを実現することができる。
第１図は本清明の実施例の絶縁ゲート型サイリスタのＡ
予断面図、第２図は従来の絶縁ゲート型サイリスタの素
子断面図である。 １・・・ｐ皿エミクタ層、２・・・ｎ±型バッファ一層
、３・・・ｎ型ベース層、４・・・ｐ型ベース層、５・
・・ｎ型エミッタ層、６・・・アノード環へ、７・・・
ゲート絶縁膜、８・・・ゲート電極、９・・・金属膜、
１０・・・第１の絶縁膜、１１・・・制■を極、１２・
・・カソード電極、１３・・・＠２の絶縁膜、１４・・
・第３の絶縁膜、１５・・・カソード１極。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男
予断面図、第２図は従来の絶縁ゲート型サイリスタの素
子断面図である。 １・・・ｐ皿エミクタ層、２・・・ｎ±型バッファ一層
、３・・・ｎ型ベース層、４・・・ｐ型ベース層、５・
・・ｎ型エミッタ層、６・・・アノード環へ、７・・・
ゲート絶縁膜、８・・・ゲート電極、９・・・金属膜、
１０・・・第１の絶縁膜、１１・・・制■を極、１２・
・・カソード電極、１３・・・＠２の絶縁膜、１４・・
・第３の絶縁膜、１５・・・カソード１極。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男
Claims (1)
- （１）第１導電型エミッタ層に接して第２導電型ベース
層を有し、第２導電型ベース層表面部に第１導電型ベー
ス層および第２導電型エミッタ層が拡散形成され、前記
第２導電型エミッタ層と第２導電型ベース層とに挟まれ
た第１導電型ベース層表面に絶縁膜を介してゲート電極
が設けられ、前記第１導電型エミッタ層に第１の主電極
が、第２導電型エミッタ層に第２の主電極が、第１導電
型ベース層に制御電極がそれぞれ形成された絶縁ゲート
型サイリスタにおいて、前記ゲート電極を第１の絶縁膜
で覆い、前記第１の主電極を第１の絶縁膜上へ延在させ
、第１の主電極を第２の絶縁膜で覆い、前記制御電極を
第２の絶縁膜上に延在させ、制御電極を第３の絶縁膜で
覆い、第２および第３の絶縁膜に開口部を開け、前記第
１の主電極と接続し、制御電極とは絶縁された金属層を
素子領域全面にわたって形成したことを特徴とする絶縁
ゲート型サイリスタの電極配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135787A JP2511018B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタの電極配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135787A JP2511018B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタの電極配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209173A true JPS63209173A (ja) | 1988-08-30 |
| JP2511018B2 JP2511018B2 (ja) | 1996-06-26 |
Family
ID=12606242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4135787A Expired - Fee Related JP2511018B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタの電極配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511018B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
| EP0677877A2 (en) * | 1994-03-16 | 1995-10-18 | Hitachi, Ltd. | Insulating gate type semiconductor device and power inverter using such a device |
-
1987
- 1987-02-26 JP JP4135787A patent/JP2511018B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
| EP0677877A2 (en) * | 1994-03-16 | 1995-10-18 | Hitachi, Ltd. | Insulating gate type semiconductor device and power inverter using such a device |
| US5635734A (en) * | 1994-03-16 | 1997-06-03 | Hitachi, Ltd. | Insulated gate type semiconductor device in which the reliability and characteristics thereof are not deteriorated due to pressing action and power inverter using the same |
| EP0677877A3 (en) * | 1994-03-16 | 1998-03-04 | Hitachi, Ltd. | Insulating gate type semiconductor device and power inverter using such a device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2511018B2 (ja) | 1996-06-26 |
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