JPS63197216A - 帰還型演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は乗算、除算、初等関数計算等の演算を比較的に
高速にしかも少ない回路数で実行できる帰還型演算装置
を提供するものである。

従来の技術 演算の中で乗算を例にとって説明する。第３図に従来の
高速乗算回路の例を示す。２つのオペランドデータが第
１の要素演算回路３１に入力されこの出力が同じく第２
の要素演算回路３２．以下同様に第４の要素演算回路３
４まで信号が伝搬し。

この出力が最終出力として演算結果を出力する。

各要素演算はこの場合加算とシフト機能である。

Ｎビットのデータの乗算の場合通常Ｎコの要素演算回路
が必要である。

この方式は各要素演算回路が同時並列的に動作するので
乗算を非常に高速に実行できる。

発明が解決しようとする問題点 前述の乗算回路は高速乗算が実行できるが、一方非常に
多数の要素演算回路が必要でちる。このような並列型回
路の高速性を保持したまま回路数を大幅に減すための新
方式の提案が本発明の目的である。

従来の並列型乗算器（第３図に示したもの）でデータの
処理過程を調べると、各要素演算回路は必ずしも演算実
行時間全体にわたって動作していない。第４図に示すよ
うに演算実行中の部分が次々と伝搬して行っている。

例えば第１の要素演算回路３１と第２の要素演算回路３
２．ｉたけ第２の要素演算回路３２と第３の要素演算回
路３３のように隣接した回路間で一部並列して動作して
いる時刻があるが隣接していない要素演算回路では並列
動作しない。

問題点を解決するための手段 従来の並列型演算器の高速性を保持したま＼回路数を減
らす方法として、前述の同時刻に並列動作している要素
回路は２箇しかないという現象全利用し、２箇の要素演
算回路だけを設ける。各要素演算回路のデータ入力部に
はスイッチとデータ保持の働きをするラッチ回路列を設
ける。そしてこの２組の要素演算回路およびラッチ回路
列の各々の入力端と出力端とを接続し一方で演算された
結果のデータは他方の入力データとして使えるようにす
る。また各要素演算回路の実行する要素演算の種類を指
定する制御信号も入力データと同様にラッチ回路列でラ
ッテしておく。この帰還型演算装置のループ中をデータ
が処理される速度を制御するために各ラッチ回路列に供
給するクロックパルスは演算実行時間に等しい遅延時間
をもつ遅延回路とインバータからなる発振回路により生
成されるパルスでちる。また乗算演算回路で実行される
演算の種類は各クロックサイクルごとに変化する可能性
がおるため、これをプログラム化してメモリの適当な番
地に格納しておき、クロックツ（ルスに接続されたアド
レス発生器から送られてくるアドレス信号によりメモリ
がアクセスされプログラム、つまり制御信号が出力され
るようにする。

作　　用 ２組の要素演算回路をループ状に結合することにより、
連続的な同一処理を入力データに対して繰り返しおこな
う各要素演算を順次第１番目の要素演算回路から第２番
目の要素演算回路へ、第２誉目の要素演算回路の出力結
果かもとの第１の要素演算回路へと演算処理が行われる
。

各要素演算回路のデータ入力部にラッチ回路列を設ける
ことにより、入出力データ保持の働きをさせることが出
来る。

また、このラッチ回路列は、供給される同期パルス信号
により帰還型演算装置のループ中の入出力データの演算
処理速度を制御する作用もする。

加えて上述の同期パルス信号を発生す°る発振回路が各
要素演算回路の演算遅延時間に等しいか少し短かい遅延
時間を有する遅延回路をインバータにより構成されてお
り、このため正確に各要素演算回路への入力データのタ
イミングを制御することが出来る。

更に、各要素演算回路の各種要素演算を、プログラム格
納メモリの各種プログラムにより制御することが出来る
。

また、この各種プログラムはアドレス発生回路によるア
ドレス信号により選択することが出来る。

実施例 本発明の実施例を第１図に示す。この例では６桁（６ビ
ツト）のデータが４桁（４ビツト）ノ制御信号によって
指定された演算を実行している。

まず入出力データボート１に入力データを与え、遅延回
路２に開始トリガを印加すると第１のラッチ回路列３が
イネーブルになり入力データ４と第１の制御信号５が第
１の要素演算回路６［Ｃ印加され演算が開始される。こ
の演算が終了しそうになると第１のラッチ回路列３が保
持状態、第２ラッチ回路列７がイネーブル状態になり結
果が第２の要素演算回路８に導かれ、同時に入った第２
の制御信号９によって指定された演算を実行する。発振
回路としては適切な遅延時間をもった遅延回路２にイン
バータ１ｏを付加し負帰還したものを設ける。遅延回路
２は第１および第２の要素演算回路６，８の典型的な信
号伝搬経路にある論理回路をそのま＼近い形態で用意し
、遅延回路２への入力パルスが正極性で伝搬するように
主要経路以外の入力信号は固定しておく。たまたま遅延
回路２０入出力が反転極性の場合インバータ１０は遅延
回路２中に含まれているものとし省略する。このように
して構成した遅延回路２は、周囲温度等が変化し、第１
および第２の要素演算回路６，８の遅延時間が変化して
もこれと全く同様の変化をするため常に正常動作し待ち
時間もない。また第１゜第２のラッチ回路列３　、７ｆ
ｒ、イネーブル化する逆相のクロックはこの発振回路用
に使ったインバータ１ｏの入力、出力の両端からとれば
よい。制御用のプログラム格納メモリ１１は例えばＲＯ
Ｍ（読出専用メモリ）等を用い、アドレス発生回路１２
は単純な場合はカウンタでもよい。

この演算器の動作状態を示したものが第２図である。

この図のようにクロックの半周期を演算遅延時間に近く
とり、しかも第１．第２のラッチ回路列３゜７を逆位相
で入力イネーブル（入力とシ込み状態）にすると、従来
の要素演算回路列で１→２，２→３．３→４各々のデー
タ転送が誤動作もなくｕ為も待ち状態にもならずに実行
されることがわかる。

この演算器での演算実行時間は２ツテ回路中を信号が伝
搬する遅延時間分だけ増えるが、これは非常に小さいの
であまシ問題にならない。一方従来例で第１〜４の要素
演算回路列々が異なった要素演算を実行する場合も考え
られるので、この場合本発明の要素演算回路では幾つか
の種類の演算ができる汎用に近いものを用意し、この順
序を制御するプログラムをメモリ内に格納しておきこれ
を同一クロックパルスで同期したアドレス発生回路から
発生されたアドレスによってアクセスしこれを入力デー
タと同様にラッチ回路列で一旦とり込んでから、データ
がセットサれ、要素演算が開始される瞬間に要素演算回
路に制御信号として印加する。

発明の効果 以上のように本発明によれば１回路数を大幅に減少させ
ることができる。たとえば従来例では最も回路規模の大
きい要素演算回路が８桁の演算系ではＮ個程度必要であ
ったものが、本発明の実施例ではわずか２個になってい
る。

ラッチ回路列、プログラム格納メモリ、アドレス発生回
路、遅延回路、インバータ等は各々小さな回路規模なの
で追加になっても問題ない。一方演算時間は従来の並列
型に比べほとんど遜色ない。

ならないので例えば各種の処理や演算を実行する汎用の
プロセッサ集積回路中の演算器部分に使用するのに適し
ている。

【図面の簡単な説明】

第１図は本発明の一実施例における帰還型演算装置のブ
ロック図、第２図は同装置の動作説明図、第３図は従来
の並列型演算器の原理図、第４図は同並列壓演算器動作
説明図である。 ２・・・・・・遅延回路、３・・・・・・第１のラッチ
回路列、４・・・・・・入力データ、６・・・・・・第
１の制御信号、ｅ・・・・・・第１の要素演算回路、Ｔ
・・・・・・第２のラッチ回路列、８・・・・・・第２
の要素演算回路、９・・・・・・第２の制御信号、１ｏ
・・・・・・インバータ、１１・・・・・・プログラム
格納メモリ、１２・・・・・・アドレス発生回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名４−
−へ力ヂ〜グ 、ｙ−−−ｔｆ＊ｖ＋ｑ４Ｂ　５ ｆＯ°−−）ンバー１ ｊｆ−、−。ゲラ４１４ｒＭＱ クロ、り　　　　”　１　　７１　　２　　　ｆ出力テ
′−ゲ

Claims (3)

【特許請求の範囲】
1. （１）複数の第１入力データと複数の第１制御信号とを
   並列に入力する第１ラッチ回路列と、この第１ラッチ回
   路列によりラッチ出力される前記第１入力データと前記
   第１制御信号とを、各々その入力および制御信号として
   要素演算を行う第１要素演算回路と、この第１要素演算
   回路からの複数の第１出力データと、複数の第２制御信
   号とを並列に入力する第２ラッチ回路列と、この第２ラ
   ッチ回路列によりラッチ出力される前記第１出力データ
   と前記第２制御信号とを各々その入力および制御信号と
   して要素演算を行う第２要素演算回路と、この第２要素
   演算回路の第２出力データを前記第１要素演算回路の入
   力に帰還する帰還路と、前記第１制御信号および前記第
   ２制御信号を出力する制御プログラム格納メモリと、こ
   の制御プログラム格納メモリにその各々制御プログラム
   が有するアドレスの信号を供給するアドレス発生回路と
   、このアドレス発生回路と前記第１ラッチ回路列および
   前記第２ラッチ回路列に同期パルス信号を与える発振回
   路とを備えた帰還型演算装置。
2. （２）第１要素演算回路あるいは第２要素演算回路の演
   算遅延時間に実質的に等しいかあるいは少し短かい遅延
   時間を有する遅延回路と、この遅延回路の入出力端子間
   にインバータを設けて発振回路を構成する特許請求の範
   囲第１項記載の帰還型演算装置。
3. （３）発振回路により第１ラッチ回路列と第２ラッチ回
   路列の各々に印加される同期パルス信号が、逆位相であ
   る特許請求の範囲第１項又は第２項記載の帰還型演算装
   置。