JPS63197099A - アクセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶技術さらには、半導体集積回路
化された読出し専用メモリに適用して特に有効な技術に
関し、例えば１列分のメモリセルが互いに直列接続され
てなるいわゆる縦形ＲＯＭ（リード・オンリ・メモリ）
に適用して有効な技術に関する。

［従来の技術］ 従来、不揮発性メモリの１つであるマスクＲＯＭには、
いわゆる縦形ＲＯＭと横形ＲＯＭとがある。このうち横
形ＲＯＭは、メモリセルをデータ線と回路の接地電位と
の間に並列に配置する方式であり、高速な読出しが行な
える。一方、縦形ＲＯＭは直列接続された各メモリセル
を構成するＭＱＳトランジスタのソース、ドレイン領域
としての拡散層がビット線の役割を果たすため、各メモ
リセルに対してアルミニウムもしくはポリシリコン等か
らなるビット線を接続することつまり接続孔を設けるこ
とが不用である。そのため、縦形ＲＯＭは横形ＲＯＭに
比べて高集積化が容易である。

［発明が解決しようとする問題点］ しかながら、縦形ＲＯＭにあっては、直列接続された１
列分のメモリセルに電流を流して記憶情報の読出しを行
なうので、読出し速度が横形ＲＯＭに比べてかなり遅く
なる。一方、横形ＲＯＭは、縦形ＲＯＭに比べて高速で
はあるが、高集積化が困難であり、チップサイズが大き
くなるという問題点があった。

縦形ＲＯＭおよび横形ＲＯＭの相違については、［株］
朝倉書店、１９８１年６月３０日発行、「集積回路応用
ハンドブック」第３５８頁〜第３８６頁参照。

この発明の目的は、高集積化かつ高速化可能なマスクＲ
ＯＭを提供することにある。

この発明の他の目的は、実質的なアクセスタイムを短縮
できるようなマスクＲＯＭを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なも＝３− のの概要を説明すれば、下記のとおりである。

すなわち、メモリセルアレイ内の各列ごとにメモリセル
を構成するＭＯＳ）−ランジスタが直列に接続されてな
る縦形マスクＲＯＭにおいて、所定数のメモリセル列ご
とに共通のセンスアンプをそれぞれ設け、かつそれらの
センスアンプの中から一つを選択的してメインアンプに
接続する選択スイッチを設けるとともに、アドレス遷移
検出回路を設けて、センスアンプに保持されているデー
タが変化するような大幅なアドレス遷移があった場合に
それを外部へ知らせる信号を出力する端子を設けるよう
にするものである。

［作用］ 上記した手段によれば、一度に複数のメモリセルのデー
タを読み出してセンスアンプに保持させることができる
ため、センスアンプに保持されたデータ中から所望のデ
ータを読み出す場合には選択スイッチを切り換えるだけ
で直ちにデータを得ることができ、しかもセンスアンプ
に所望のデータが保持されているか否か外部から容易に
知るこ＝４− とができるため、読出し所要時間に合わせたアクセスが
可能となって、集積度が高く、しかも実質的なアクセス
タイムの速いマスクＲＯＭを提供するという上記目的を
達成することができる。

［実施例］ 第１図には、本発明に係るマスクＲＯＭの一実施例が示
されている。

この実施例のメモリセルアレイＭ−ＡＲＹは、各々が一
つのメモリセルを構成するＭＯＳトランジスタＭＣがｍ
個直列に接続されたメモリセル列が複数偏集まって構成
されている。そして、各メモリセル列の一端は回路の接
地点に接続され、他端はカラムスイッチＱｙを介してセ
ンスアンプＳＡに接続されている。しかも、センスアン
プＳＡは、ｎ個のメモリセル列に対して共通に設けられ
ており、列デコーダＣ−ＤＥＣによって択一的に導通状
態にされるカラムスイッチＱｙによりｎ個のメモリセル
列のうち一つが選択的にセンスアンプＳＡに接続される
ようになっている。

また、各メモリセル列のうち同一行（図面では縦方向の
一列）に属するメモリセルＭＣは、ゲート電極が同一の
ワード線Ｗに接続され、ｍ本のワード線Ｗ１〜Ｗｍのう
ち１つが、行デコーダＲ−ＤＥＣによってＯｖのような
選択レベルにされる。

メモリセルＭＣを構成する各ＭＯＳトランジスタは、書
込みデータ゛′１″または“０”に応じてそのしきい値
電圧が例えば−３ｖまたは１■に設定されている。そし
て、ｍ本のうち選択されたワード線以外のワード線が５
■のような非選択レベルにされる。これにより、各メモ
リセル列のうち（ｍ−１）個の非選択のＭＯＳ）−ラン
ジスタは、その書込みデータのいかんにかかわらずオン
状態にされる。一方、ｍ個のＭＯＳトランジスタのうち
選択レベル（Ｏｖ）の電圧の印加されたセルは、書込み
データすなわちしきい値電圧に応じてオン状態またはオ
フ状態にされる。従って、このときセンスアンプＳＡに
接続されているメモリセル列では、選択されたセルのＭ
ＯＳトランジスタがオン状態であれば接地点に向かって
電流が流れ、オフ状態であれば電流が流れない。この電
流の違いをセンスアンプＳＡが検出することにより、デ
ータの読出しが行なわれる。

さらに、この実施例では、ｎ本のメモリセル列ごとに設
けられたセンスアンプＳＡが選択スイッチＱｓを介して
、共通Ｉ１０線ＣＬに接続可能にされている。共通Ｉ１
０線ＣＬには、メインアンプＭＡが接続されている。上
記選択スイッチＱｓは、アドレスの下位数ビットをデコ
ードするデコーダＤＥＣからの選択信号ＳＥＬによって
、いずれか一つがオン状態にされ、対応するセンスアン
プＳＡを共通Ｉ１０線ＣＬに接続させる。これによって
、センスアンプＳＡに保持されていた読出しデータは、
メインアンプＭＡで増幅され、出力バッファＤＯＢによ
り、外部へ出力されるようにされている。

なお、ＲＯＭが例えば１バイト（８ビツト）単位でデー
タの読出しが行なえるように構成されたタイプのものに
おいては、第１図に示されているようなメモリセル群と
センスアンプ列およびメインアンプからなる回路を、チ
ップ上に８個ずつ設けてやればよい。

上記実施例（第１図）で、例えばメモリセルアレイが１
０２４本のメモリセル列からなり、ｎ＝８すなわち８本
のメモリセル列ごとに一つのセンスアンプＳＡが設けら
れている場合を考えると、その場合、−回のアドレス信
号の供給によって各メモリセル群（ｍＸｎ）から一つず
つ計１２８個のデータが読み出され、１２８個のセンス
アンプＳＡに保持される。

そして、選択スイッチＱｓによってそのうち一つのセン
スアンプＳＡに保持されているデータがメインアンプＭ
Ａに送られて増幅される。

しかして、次に供給されたアドレスが、行デコーダＲ−
ＤＥＣおよび列デコーダＣ−ＤＥＣから出力される選択
信号を変化させないようなもの、すなわち、既に１２８
個のセンスアンプＳＡの中の一つ保持されているような
ものである場合には、デコーダＤＥＣからの選択信号Ｓ
ＥＬによって、選択スイッチＱｓが切り換えられること
により、センスアンプＳＡに保持されているデータが直
ちにメインアンプＭＡに送られて増幅される。

従って、仮りに１回目のアクセスによりデータが読み出
されるまでのアクセスタイムが２μ秒であって、以後セ
ンスアンプＳＡ内に保持されているデータを読み出すの
に要するアクセスタイムが８０ｎ秒であるようなＲＯＭ
を想定する。すると、このようなＲＯＭで、１２８個の
センスアンプＳＡに保持されているデータを連続して読
み出すような場合には、トータルで約１２μ秒（２μＳ
＋１２７Ｘ８０ｎｓ）の時間で済む。つまり、平均アク
セスタイムは９５ｎ秒となる。これに対し、すべてのメ
モリセルが同一のセンスアンプに接続されていた従来の
縦形ＲＯＭでは２５６μ秒要するので、およそ２１倍高
速化されることになる。

この平均アクセスタイム９５ｎ秒は、全てのデータが連
続して読み出される場合を仮定したものであるが、大容
量ＲＯＭの使用目的（例えばプログラムの格納）を考え
ると、そのアドレッシングには局所性に基づく連続性が
あるので十分に期待することができる値である。

第２図には、本発明に係るマスクＲＯＭの第２の実施例
が示されている。

この実施例では、マスクＲＯＭ内に、マイクロコンピュ
ータ等外部から供給されるアドレス信号のうち、行アド
レス信号と列アドレスに相当する信号を監視してアドレ
スが変化したときに検出信号（パルス）を出力するアド
レス遷移検出回路ＡＴＤが設けられている。また、チッ
プには、このアドレス遷移検出回路ＡＴＤにおける検出
信号ａを外部へ出力するための外部端子ＡＴが設けられ
ている。なお、第２図において、符号ＡＤＢ１゜ＡＤＢ
、で示されているのは、それぞれアドレスバッファ回路
である。

第３図には、第２図に示すマスクＲＯＭを用いたシステ
ムの一例が示されている。

すなわち、上記マスクＲＯＭＩから出力されるアドレス
遷移検出信号ａは、単安定マルチバイブレータを用いた
ウェイト信号形成回路２に入力されて、アドレス遷移後
のアクセスに必要な時間（約２μＳ）に相当するパルス
幅のウェイト信号が形成される。そして、このウェイト
信号が、例えば６８０００系ＣＰＵのような非同期型マ
イクロコンピュータ３のデータ転送アクノリッジ信号入
力端子ＤＴＡＣＫに入力されるようにされている。なお
、第３図において、４はマイクロコンピュータから出力
されるアドレス信号をデコードしてマスクＲＯＭに対す
るチップセレクト信号やアウトイネーブル信号のような
制御信号を形成するデコーダである。

従って、この実施例のマスクＲＯＭを用いた第３図のよ
うなシステムでは、アドレスが最初に与えられるか、行
アドレスおよび列アドレスに相当するアドレスが変化し
た場合に、アドレス遷移検出回路ＡＴＤから検出信号が
出力される。その結果、対応するメモリセルのアクセス
に必要な時間幅を有するウェイト信号が形成されてマイ
クロコンピュータ３のＤＴＡＣＫ端子に入力され、アク
セスに必要な時間だけバス上のデータの読み込みが待た
せるようになる。

しかして、マスクＲＯＭに供給されるアドレスのうち、
行アドレスおよび列アドレスに相当する信号が変化せず
、第２図のデコーダＤＥＣに供給されるアドレス部分の
みが変化したような場合には、アドレス遷移検出回路Ａ
ＴＤからは検出信号が出力されない。そのため、マイク
ロコンピュータは特に待たされることなく、８０ｎｓの
ような短い時間でマスクＲＯＭからバス上に出力された
データを読み込むことができる。

従って、マイクロコンピュータは、マスクＲＯＭにとっ
てアドレス遷移に伴う長いアクセス時間を要するアドレ
スであるか否か認識しなくても、自動的にマスクＲＯＭ
の最高のアクセスタイムに近い速度でデータを読み出す
ことができる。

なお、上記実施例では、アドレス遷移後の長いアクセス
タイムに相当するパルス幅を持つウェイト信号を、外付
けのウェイト信号形成回路２で発生させているが、この
ウェイト信号形成回路２はマスクＲＯＭ１内に設けるか
もしくはアドレス遷移検出回路ＡＴＤに含ませるように
することも可能である。

第４図には、本発明に係るマスクＲＯＭの第３の実施例
が示されている。ただし、この実施例におけるメモリセ
ルアレイは、第１図におけるメモリセルアレイＭ−ＡＲ
Ｙ内のｎ本のメモリセル列からなるメモリセル群に相当
する。

この実施例では、メモリセルアレイＭ−ＡＲＹとは別個
に、同じく不揮発性記憶素子（ＭＯＳＦＥＴ）からなる
タグ領域ＴＡＧが設けられている。

このタグ領域ＴＡＧは、例えばデコーダＲ−ＤＥＣおよ
びＣ−ＤＥＣに供給される行アドレスおよび列アドレス
の和と同じビット数（ｉ）のビット線を有するようにさ
れ、行デコーダＲ−ＤＥＣによってメモリセルアレイＭ
−ＡＲＴがアクセスされてデータが読み出されたときに
、その読出しデータに続くデータの入っている確率の最
も高いワードアドレスが、ネクストアドレスとして格納
されている。

また、上記タグ領域ＴＡＧに対応してｉ個のセンファン
プ群ＳＡｔが設けられており、タグ領域ＴＡＧ内のネク
ストアドレスは、行デコーダＲ−ＤＥＣによってメモリ
セルアレイＭ−ＡＲＹ内のセルの選択が行なわれたとき
に同時に読み出されて、センスアンプ群ＳＡｔにより増
幅される。そして、そのネクストアドレスはアドレス切
換回路ＣＮＧを介してアドレスバッファＡＤＢに供給可
能にされている。

アドレス切換回路ＣＮＧは、メモリセルアレイＭ−ＡＲ
Ｙのアクセスを開始してセンスアンプＳＡによる増幅が
終了した時点でロウレベルに変化される制御信号φによ
って切換えが行なわれ、外部から供給されていたアドレ
ス信号に代えてセンスアンプＳＡから出力されたネクス
トアドレスをアドレスバッファＡＤＢに供給するように
される。

また、列デコーダＣ−ＤＥＣによってｎ本のビット線の
中から選択された一つのビット線のデータを増幅するた
め、センスアンプＳＡとは別個に、同じｎ本のビット線
の中の一つのデータを増幅するためのセンスアンプＳＡ
’が設けられている。

そして、ｎ本のビット線上に設けられたカラムスイッチ
群Ｑｙ工〜Ｑｙｎと上記センスアンプ５Ａ−１５＝ およびＳＡ’　との間には、切換スイッチＱｃ、ＱＣ′
が接続されている。切換スイッチＱｃとＱ　ｃ　’は、
上記制御信号φによって互いに相補的にオン・オフされ
るようになっている。

すなわち、最初はスイッチＱｃがオンされていて、外部
からのアドレス信号によってメモリセルアレイのアクセ
スが行なわれ、センスアンプＳＡに読出しデータが保持
された時点でスイッチＱＣがオフ、Ｑｃ’　がオンされ
、ｎ本のビット線群はセンスアンプＳＡ’側に接続され
る。そして、タグ領域ＴＡＧから読み出されたネクスト
アドレスによってメモリセルアレイがアクセスされると
、選択されたメモリセルのデータは、センスアンプＳＡ
’　によって増幅され保持される。この読出し期間中に
、センスアンプＳＡに保持されている本来のデータがメ
インアンプＭＡに送られて増幅され、出力バッファＤＯ
Ｂにより出力される。

さらに、この実施例のマスクＲＯＭには、アドレス比較
回路ＣＭＰが設けられており、タグ領域ＴＡＧから読み
出されたネクストアドレスと、外１６一 部から供給された次のアドレスとの比較を行なう。

そして、両者が一致すると、デコーダＤＥＣの選択信号
によって選択スイッチＱｓ側をオフさせて、センスアン
プＳＡ’に保持されているデータを直ちにメインアンプ
ＭＡへ送るようになっている。

これによって、メモリセルアレイをアクセスすることな
く所望のデータが得られるようになる。

しかも、この実施例では、上記アドレス比較回路ＣＭＰ
によってアドレスの一致が検出されると、一致検出信号
が出力され、その信号によってゲートＧ１を制御して、
アドレス遷移検出回路ＡＴＤから出力されるウェイト信
号を、外部へ出力するか否か決定するようになっている
。すなわち、外部アドレス信号がネクストアドレスと一
致すると、ウェイト信号が出力されるのが禁止される。

そのため、マイクロコンピュータは速やかにバス上のデ
ータを取り込んでから次のアドレスを出力する。

一方、アドレス比較回路ＣＭＰにおいてアドレスの不一
致が検出されると、選択スイッチＱｓ側がオンされると
ともに、アドレス遷移検出回路ＡＴＤからのウェイト信
号が外部へ出力されるようになる。そのため、マイクコ
ロンピユータは外部アドレスによるメモリセルアレイの
アクセスが終了するまで、バスサイクルを待たされるよ
うになる。その結果、マイクロコンピュータは、マスク
ＲＯＭのアドレスを意識することなく、アクセスするこ
とができ、しかも必要以上に待たされることがなくなる
。

ＲＯＭに格納されるデータが例えばプログラムであるよ
うな場合、予めそのアドレッシングパターンを解析する
ことで次にアクセスされるページをかなり高い確率で予
測することができるので、上記実施例のごとくネクスト
アドレスを入れるタグ領域ＴＡＧを設けることにより、
実質的なアクセスタイムが短縮されるようになる。

以上説明したごとく上記実施例は、メモリセルアレイ内
の各列ごとにメモリセルを構成するＭＯＳトランジスタ
が直列に接続されてなる縦形マスクＲＯＭにおいて、所
定数のメモリセル列ごとに共通のセンスアンプをそれぞ
れ設け、それらのセンスアンプの中から一つを選択的し
てメインアンプに接続する選択スイッチを設けるととも
に、アドレス遷移検出回路を設けて、センスアンプのデ
ータが変化するような大幅なアドレス遷移があった場合
にそれを外部へ知らせる信号を出力する端子を設けてな
るので、一度に複数のメモリセルのデータが読み出され
てセンスアンプに保持され、その保持されたデータ中か
ら所望のデータを直ちに得ることができるようになり、
しかもセンスアンプに所望のデータが保持されているか
否か外部から容易に知ることができるという作用により
、読出し所要時間に合わせたアクセスが可能となり、高
集積化可能な縦型マスクＲＯＭの実質的なアクセスタイ
ムが高速化されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
外部から供給されるアドレス信号とタグ領域から読み出
されたネクスドアドレスとを切り換えるアドレス切換回
路がアドレスバッファの前段に設けられているが、アド
レスバッファとデコーダとの間にアドレス切換回路を設
けるようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦形マスクＲＯＭに
適用したものについて説明したが、この発明はそれに限
定されるものでなく、半導体記憶装置一般に利用するこ
とができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、複数のメモリセル列ごとにセンスアンプを設
けて、予め複数のデータを読み出してセンスアンプに保
持させ、スイッチの切換えでセンスアンプから所望のデ
ータを読み出せるようにしたので、縦形マスクＲＯＭの
実質的なアクセスタイムを短縮させ、これによって高集
積かつ高速なマスクＲＯＭを提供することができるよう
になる。

【図面の簡単な説明】

第１図は本発明に係る縦形マスクＲＯＭの一実施例を示
すブロック図、 第２図は本発明に係る縦形マスクＲＯＭの第２の実施例
を示すブロック図、 第３図は第２の実施例のマスクＲＯＭを用いたシステム
の構成例を示すブロック図。 第４図は本発明に係る縦形マスクＲＯＭの第３の実施例
を示すブロック図である。 Ｍ−ＡＲＹ・・・・メモリセルアレイ、ＭＣ・・・・不
揮発性記憶素子（メモリセル）、ＳＡ・・・・センスア
ンプ、ＭＡ・・・・メインアンプ、ＴＡＧ・・・・タグ
領域、ＤＯＢ・・・・出力バッファ、ＡＴＤ・・・・ア
ドレス遷移検出回路、ＣＭＰ・・・・アドレス比較回路
、ＣＮＧ・・・・アドレス切換回路、Ｑｙ・・・・カラ
ムスイッチ、Ｑｓ・・・・切換スイッチ。

Claims (1)

1. 【特許請求の範囲】 １、不揮発性記憶素子からなるメモリセルアレイ内の複
   数のメモリセル列群ごとに共通のセンスアンプがそれぞ
   れ設けられ、かつ外部から供給されるアドレス信号に基
   づいてそれらのセンスアンプの中から一つを選択的して
   メインアンプに接続する選択スイッチが設けられ、この
   選択スイッチの切換えにより上記センスアンプに保持さ
   れている読出しデータを連続的に出力できるように構成
   されてなることを特徴とする半導体記憶装置。 ２、上記メモリセルアレイ内の各メモリセル列は、不揮
   発性記憶素子が互いに直列接続されて構成されているこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。 ３、上記メモリセルアレイとは別個に、アクセス中のメ
   モリセル群の次にアスセスされる可能が最も高いと予想
   されるメモリセル群のアドレスを格納したタグ領域が設
   けられてなることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ４、外部から供給されるアドレス信号のうち、上記選択
   スイッチの切換えに使用されるアドレス部以外の部分に
   変化があったか否か検出するアドレス遷移検出回路と、
   このアドレス遷移検出回路より出力される検出信号を外
   部へ出力するための端子とが設けられてなることを特徴
   とする特許請求の範囲第１項、第２項もしくは第３項記
   載の半導体記憶装置。 ５、外部から供給されるアドレス信号と、上記タグ領域
   から読み出されたネクストアドレスとを比較するアドレ
   ス比較回路が設けられ、上記２つのアドレスが一致した
   場合に、上記アドレス遷移回路からの検出信号の外部へ
   の出力が禁止されるようにされてなることを特徴とする
   特許請求の範囲第４項記載の半導体記憶装置。