JPS63196136A - 受信回路 - Google Patents
受信回路Info
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- JPS63196136A JPS63196136A JP2884087A JP2884087A JPS63196136A JP S63196136 A JPS63196136 A JP S63196136A JP 2884087 A JP2884087 A JP 2884087A JP 2884087 A JP2884087 A JP 2884087A JP S63196136 A JPS63196136 A JP S63196136A
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- Japan
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- signal
- adder
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- comparators
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Links
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ホームバスシステムにおける通信制御装置の
受信回路に関するものである。
受信回路に関するものである。
従来の技術
従来の受信回路の一例を第４図に示す。
第４図において、１はホームバスであｐ、ＡＭＩ侶号（
バイポーラ信号）で通信を行う伝送媒体である。２はパ
ルストランスであシ、ホームバス１上の信号を受信回路
に伝送するものである。パルストランス２のセンタータ
ップ２Ｃは電源電圧ｖｃｃに接続されている。３および
４は抵抗で、これらによりパルストランス２の２次側の
一端２ａの信号が分圧され、コンパレータ７の正側入力
端子７ａに入力される。同様に抵抗６および６によシパ
ルストランス２の２次側の他端２ｂの信号が分圧され、
コンパレータ８の正側入力端子、８ａに入力される。抵
抗２０および２１によシミ原電圧■ｃｃが分圧され、コ
ンパレータ了および８の比較電圧として、コンパレータ
７および８の負側入力端子７ｂおよび８ｂに入力される
。コンパレータ７および８の出力端子７Ｃおよび８Ｃは
オープンコレクタタイプであシ、コンパレータ７の出力
信号とコンパレータ８の出力信号はワイヤードＯＲし、
抵抗９によりプルアップされ１．あらかしめ決められた
通信プロトコルに従って通信制御を実施する制御部１０
の入力端子１０ａに入力される。尚、３０はパルストラ
ンス２等からなるカプラー回路である。
バイポーラ信号）で通信を行う伝送媒体である。２はパ
ルストランスであシ、ホームバス１上の信号を受信回路
に伝送するものである。パルストランス２のセンタータ
ップ２Ｃは電源電圧ｖｃｃに接続されている。３および
４は抵抗で、これらによりパルストランス２の２次側の
一端２ａの信号が分圧され、コンパレータ７の正側入力
端子７ａに入力される。同様に抵抗６および６によシパ
ルストランス２の２次側の他端２ｂの信号が分圧され、
コンパレータ８の正側入力端子、８ａに入力される。抵
抗２０および２１によシミ原電圧■ｃｃが分圧され、コ
ンパレータ了および８の比較電圧として、コンパレータ
７および８の負側入力端子７ｂおよび８ｂに入力される
。コンパレータ７および８の出力端子７Ｃおよび８Ｃは
オープンコレクタタイプであシ、コンパレータ７の出力
信号とコンパレータ８の出力信号はワイヤードＯＲし、
抵抗９によりプルアップされ１．あらかしめ決められた
通信プロトコルに従って通信制御を実施する制御部１０
の入力端子１０ａに入力される。尚、３０はパルストラ
ンス２等からなるカプラー回路である。
次に第３図を用いて、信号波形の伝達について述べる。
伝送媒体であるホームパス１上に振幅Σの信号のが伝送
されたとする。電源電圧ｖｃｃは５ｖとし、また抵抗３
と抵抗４の抵抗比が１：１、抵抗６と抵抗６の抵抗比が
１：１とすれば、コンパレータ７の正側入力端子７ａの
信号は■に示すような波形になυ、またコンパレータ８
の正側入力端子８ａの信号は■に示すようになる。コン
パレータ７および８の負側入力端子７ｂおよび８ｂＩ／
ｃ入力される比較電圧ＥＣは、抵抗２０および抵抗２１
の抵抗比で決定され一般的には、入力端子７ａおよび８
ａの信号と比較できるような値に固定されている。コン
パレータ７および８の出力波形７Ｃおよび８Ｃは、波形
■および波形■に示すようになり、制御部１００入力端
子１０ａには波形のに示すＲＺ倍信号入力される。
されたとする。電源電圧ｖｃｃは５ｖとし、また抵抗３
と抵抗４の抵抗比が１：１、抵抗６と抵抗６の抵抗比が
１：１とすれば、コンパレータ７の正側入力端子７ａの
信号は■に示すような波形になυ、またコンパレータ８
の正側入力端子８ａの信号は■に示すようになる。コン
パレータ７および８の負側入力端子７ｂおよび８ｂＩ／
ｃ入力される比較電圧ＥＣは、抵抗２０および抵抗２１
の抵抗比で決定され一般的には、入力端子７ａおよび８
ａの信号と比較できるような値に固定されている。コン
パレータ７および８の出力波形７Ｃおよび８Ｃは、波形
■および波形■に示すようになり、制御部１００入力端
子１０ａには波形のに示すＲＺ倍信号入力される。
発明が解決しようとする問題点
しかし、このような受信回路を用いて、ホームバス上の
ＡＭＩ信号を受信する場合、次のような問題点が生じた
。
ＡＭＩ信号を受信する場合、次のような問題点が生じた
。
基準電圧ＥＣを決定する時、通常伝送されるホームパス
上の信号の振幅Ｅを予想し、コンパレータの正側入力の
最小値（２，５Ｅ／２）ｙ より高い値であり、かつノ
イズマージンを考慮しく２．ｓ−一〜と２．６ｖの間で
なるべく低い値に設定するのが普通である。しかし、ホ
ームバス上のインピーダンスの変化等によシ、ホームバ
ス上の信号の振幅Ｅが、予想した値より小さくなシその
結果コンパレΣ 一夕の正側入力の最小値（２，５−−）ｙが基準電圧Ｅ
Ｃよシも高くなった場合、コンパレータの出力は、ＨＩ
ＧＨレベルの出力のみとなシ受信不可能となる。つまり
、このような従来の受信回路では、基準電圧］：ｃは固
定であるため、ホームバス上の信号の振幅Ｅが変化した
時、受信エラーをおこすといった問題点が生じた。
上の信号の振幅Ｅを予想し、コンパレータの正側入力の
最小値（２，５Ｅ／２）ｙ より高い値であり、かつノ
イズマージンを考慮しく２．ｓ−一〜と２．６ｖの間で
なるべく低い値に設定するのが普通である。しかし、ホ
ームバス上のインピーダンスの変化等によシ、ホームバ
ス上の信号の振幅Ｅが、予想した値より小さくなシその
結果コンパレΣ 一夕の正側入力の最小値（２，５−−）ｙが基準電圧Ｅ
Ｃよシも高くなった場合、コンパレータの出力は、ＨＩ
ＧＨレベルの出力のみとなシ受信不可能となる。つまり
、このような従来の受信回路では、基準電圧］：ｃは固
定であるため、ホームバス上の信号の振幅Ｅが変化した
時、受信エラーをおこすといった問題点が生じた。
本発明は上記問題点に鑑み、ホームバス上の信号の振幅
が変化しても正常に受信することができる受信回路を提
供せんとするものである。
が変化しても正常に受信することができる受信回路を提
供せんとするものである。
問題点を解決するための手段
上記目的を達するために本発明は加算器とピークホール
ド回路を設置し、カプラー回路で伝達されたホームバス
上の信号の振幅に追従した電圧をコンパレータの負側入
力である基準電圧とするものである。
ド回路を設置し、カプラー回路で伝達されたホームバス
上の信号の振幅に追従した電圧をコンパレータの負側入
力である基準電圧とするものである。
作 用
本発明は上記した構成により、コンパレータの基準電圧
は、ホームバス上の信号の振幅に追従し変化するため、
ホームバス上の信号の振幅に変化があっても、コンパレ
ータにより正常にホームバス上の信号がＲＺ倍信号変換
されて制御部に入力されるので受信エラーがなくなる。
は、ホームバス上の信号の振幅に追従し変化するため、
ホームバス上の信号の振幅に変化があっても、コンパレ
ータにより正常にホームバス上の信号がＲＺ倍信号変換
されて制御部に入力されるので受信エラーがなくなる。
実施例
第１図は本発明の一実施例の回路図であり、第４図と共
通するものは同一番号を付し、一部説明を省略する。
通するものは同一番号を付し、一部説明を省略する。
第１図において、１３は加算器であり、抵抗３および４
によって分圧されたパルストランス２の２次側の一端２
ａの信号と、抵抗１１および１２によって分圧された一
定電圧を加算する。加算器１３の出力信号は、抵抗１４
および１６によって分圧され、ダイオード１６およびコ
ンデンサ１７とからなるピークホールド回路４０に入力
される。
によって分圧されたパルストランス２の２次側の一端２
ａの信号と、抵抗１１および１２によって分圧された一
定電圧を加算する。加算器１３の出力信号は、抵抗１４
および１６によって分圧され、ダイオード１６およびコ
ンデンサ１７とからなるピークホールド回路４０に入力
される。
１９は加算器であり、ダイオード１ｅおよびコンデンサ
１７とからなるピークホールド回路４ｏの出力と、抵抗
１１および１２によって分圧された一定電圧を加算する
。スイッチ１８は、ピークホールド回路４ｏのホールド
されたピーク電圧をリセットするもので、制御部１ｏに
よって制御される。加算器１９の出力は、コンパレータ
７および８の比較電圧としてコンパレータ７および８の
負側入力端子７ｂおよび８ｂに入力される。
１７とからなるピークホールド回路４ｏの出力と、抵抗
１１および１２によって分圧された一定電圧を加算する
。スイッチ１８は、ピークホールド回路４ｏのホールド
されたピーク電圧をリセットするもので、制御部１ｏに
よって制御される。加算器１９の出力は、コンパレータ
７および８の比較電圧としてコンパレータ７および８の
負側入力端子７ｂおよび８ｂに入力される。
次に第２図と第３図を用いて信号波形の伝達について述
べる。
べる。
伝送媒体であるホームパス１上に振幅Ｅの信号■が伝送
されたとする。１フレームは■から始まリ１フレームの
スタートビットの極性は必ず正とする。電源電圧ｖｃｃ
は５ｖとし、また抵抗３と抵抗４の抵抗比が１：１、抵
抗５と抵抗６の抵抗比が１：１であれば、コンパレータ
７の正側入力端子７ａの信号は■に示すようになり、ま
たコンパレータ８の正側入力端子８ａの信号は、■に示
すようになる。加算器１３の正側入力端子１３ａの入力
信号は第２図の■に示す波形であり、抵抗１１と抵抗１
２の抵抗比が１：１であるとすれば加算器１３の負側入
力端子１３ｂは２．６ｖの電圧がかかるため、加算器１
３の出力端子１３ｃの信号は第２図の■に示す波形とな
る。抵抗１４および抵抗１５の抵抗比が１＝１であると
すれば、加算器１３の出力端子１３ｃの出力信号は％に
分圧される。抵抗１４および抵抗１６によシ％に分圧さ
れた加算器１３の出力信号は、ダイオード１ｅおよびコ
ンデンサ１７からなるピークホールド回路４０によシピ
ーク電圧がホールドされる。
されたとする。１フレームは■から始まリ１フレームの
スタートビットの極性は必ず正とする。電源電圧ｖｃｃ
は５ｖとし、また抵抗３と抵抗４の抵抗比が１：１、抵
抗５と抵抗６の抵抗比が１：１であれば、コンパレータ
７の正側入力端子７ａの信号は■に示すようになり、ま
たコンパレータ８の正側入力端子８ａの信号は、■に示
すようになる。加算器１３の正側入力端子１３ａの入力
信号は第２図の■に示す波形であり、抵抗１１と抵抗１
２の抵抗比が１：１であるとすれば加算器１３の負側入
力端子１３ｂは２．６ｖの電圧がかかるため、加算器１
３の出力端子１３ｃの信号は第２図の■に示す波形とな
る。抵抗１４および抵抗１５の抵抗比が１＝１であると
すれば、加算器１３の出力端子１３ｃの出力信号は％に
分圧される。抵抗１４および抵抗１６によシ％に分圧さ
れた加算器１３の出力信号は、ダイオード１ｅおよびコ
ンデンサ１７からなるピークホールド回路４０によシピ
ーク電圧がホールドされる。
ここで、コンデンサ１７の容量は、充分小さくピーク電
圧が高速に充電されるものになっているとする。ピーク
ホールドされた信号は第２図の◎の波形となり加算器１
９の負側入力端子１９ａに入力される。加算器１９の正
側入力端％１ｓｂの入力電圧２．６ｖであるため加算器
１９の出力端子１９Ｃからの信号の波形は第２図の◎に
示す波形となる。この加算器１９の出力信号は、コンパ
レータ７および８の負側入カフｂおよび８ｂに入力され
、コンパレータ７および８の正側入力端子子ａおよび８
ａの比較電圧ＥＣとして用いられる。コンパレータ７お
よび８の出力波形７Ｃおよび８Ｃは、第３図の波形■お
よび波形■に示すようになり、制御部１０の入力端子１
０ａには波形のに示すＲＺ倍信号入力される。制御部１
０は、１フレームのデータを受信完了した時にスイッチ
１８を出力ポート１０ｂより制御し一定時間閉成させる
。
圧が高速に充電されるものになっているとする。ピーク
ホールドされた信号は第２図の◎の波形となり加算器１
９の負側入力端子１９ａに入力される。加算器１９の正
側入力端％１ｓｂの入力電圧２．６ｖであるため加算器
１９の出力端子１９Ｃからの信号の波形は第２図の◎に
示す波形となる。この加算器１９の出力信号は、コンパ
レータ７および８の負側入カフｂおよび８ｂに入力され
、コンパレータ７および８の正側入力端子子ａおよび８
ａの比較電圧ＥＣとして用いられる。コンパレータ７お
よび８の出力波形７Ｃおよび８Ｃは、第３図の波形■お
よび波形■に示すようになり、制御部１０の入力端子１
０ａには波形のに示すＲＺ倍信号入力される。制御部１
０は、１フレームのデータを受信完了した時にスイッチ
１８を出力ポート１０ｂより制御し一定時間閉成させる
。
これによシピーク電圧はリセットされ次のフレームには
新たなピーク電圧がホールドされる。制御部１ｏの入力
ポート１ｏＣは、加算器１３の出力端子１ｓｃＫ接続さ
れておシ、制御部１０は第２図の［相］で示すスタート
ビットの立上がシを入カポ−） １０ ａで検出した後
、入力端子１０ａよりデータを受信する。つまシ制御部
１ｏはピークホールド回路４０でスタートビットがピー
クホールド、 してから入力端子１０ａよりデータを受
信する。
新たなピーク電圧がホールドされる。制御部１ｏの入力
ポート１ｏＣは、加算器１３の出力端子１ｓｃＫ接続さ
れておシ、制御部１０は第２図の［相］で示すスタート
ビットの立上がシを入カポ−） １０ ａで検出した後
、入力端子１０ａよりデータを受信する。つまシ制御部
１ｏはピークホールド回路４０でスタートビットがピー
クホールド、 してから入力端子１０ａよりデータを受
信する。
１フレームを受信している間は、コンパレータ７および
８の負側入力端子７ｂおよび８ｂの比較電圧ＥＣは（２
，５−Ｅ／４ ）ｙであシ、ホームバス上の信号の振幅
Ｅに追従する。よって、フレームごとに振幅Ｅが変化し
てもコンパレータ７および８は、正常に入力波形を比較
できるため、制御部１゜は、正常なＲＺ倍信号入力する
ことができる。
８の負側入力端子７ｂおよび８ｂの比較電圧ＥＣは（２
，５−Ｅ／４ ）ｙであシ、ホームバス上の信号の振幅
Ｅに追従する。よって、フレームごとに振幅Ｅが変化し
てもコンパレータ７および８は、正常に入力波形を比較
できるため、制御部１゜は、正常なＲＺ倍信号入力する
ことができる。
発明の効果
以上のように本発明では、ホームバス上のインピーダン
スの変化等によりホームバス上の信号の振幅が変化して
も正常に受信することができる。
スの変化等によりホームバス上の信号の振幅が変化して
も正常に受信することができる。
第１図は本発明の一実施例における受信回路の回路図、
第２図は本発明の一実施例による動作を説明するための
波形図１．第３図は本発明の一実施例と従来例の動作を
説明するための波形図、第４図は従来の受信回路の回路
図である。 １・・・・・・ホームバス、２・・・・・・パルストラ
ンス、３゜４．５，６，９，１１，１２，１４，１５・
・・・・・抵抗、７，８・・・・・・コンパレータ、１
ｏ・・・・・・制御部、１３．１９・・・・・・加算器
、３０・・・・・・カプラー回路、４０・・・・・・ピ
ークホールド回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ａ −−−−一−−−−−−−−−−−−−−第 ３
図 第４図
第２図は本発明の一実施例による動作を説明するための
波形図１．第３図は本発明の一実施例と従来例の動作を
説明するための波形図、第４図は従来の受信回路の回路
図である。 １・・・・・・ホームバス、２・・・・・・パルストラ
ンス、３゜４．５，６，９，１１，１２，１４，１５・
・・・・・抵抗、７，８・・・・・・コンパレータ、１
ｏ・・・・・・制御部、１３．１９・・・・・・加算器
、３０・・・・・・カプラー回路、４０・・・・・・ピ
ークホールド回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ａ −−−−一−−−−−−−−−−−−−−第 ３
図 第４図
Claims (1)
- 伝送媒体上の複極ＲＺ信号を入力とするカプラー回路と
、前記カプラー回路の出力と一定の基準電圧とを加算す
る第１の加算器と、前記第１の加算器の出力の最大値を
保持するピークホールド回路と、前記ピークホールド回
路の保持電圧を初期値に戻すリセット回路と、前記ピー
クホールド回路の出力と一定の基準電圧とを加算する第
２の加算器と、前記カプラーの出力と前記第２の加算器
の出力とを比較する比較器と、および前記比較器の出力
を受信信号として受取る制御部とを備えてなる受信回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2884087A JPS63196136A (ja) | 1987-02-10 | 1987-02-10 | 受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2884087A JPS63196136A (ja) | 1987-02-10 | 1987-02-10 | 受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63196136A true JPS63196136A (ja) | 1988-08-15 |
Family
ID=12259563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2884087A Pending JPS63196136A (ja) | 1987-02-10 | 1987-02-10 | 受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232917A (ja) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | デジタルデータ受信機 |
| JP2002330183A (ja) * | 2001-04-27 | 2002-11-15 | Matsushita Electric Ind Co Ltd | 受信装置 |
-
1987
- 1987-02-10 JP JP2884087A patent/JPS63196136A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232917A (ja) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | デジタルデータ受信機 |
| JP2002330183A (ja) * | 2001-04-27 | 2002-11-15 | Matsushita Electric Ind Co Ltd | 受信装置 |
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